JPH0310231B2 - - Google Patents
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- JPH0310231B2 JPH0310231B2 JP58233124A JP23312483A JPH0310231B2 JP H0310231 B2 JPH0310231 B2 JP H0310231B2 JP 58233124 A JP58233124 A JP 58233124A JP 23312483 A JP23312483 A JP 23312483A JP H0310231 B2 JPH0310231 B2 JP H0310231B2
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- polysilicon
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- forming
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法、詳しくは半導
体基板に断面Ｕ字形の溝（以下Ｕ溝と記す）を形
成し、当該溝を例えば多結晶シリコン（ポリシリ
コン）の如き絶縁物で埋めてなす絶縁分離層形成
方法に関する。
体基板に断面Ｕ字形の溝（以下Ｕ溝と記す）を形
成し、当該溝を例えば多結晶シリコン（ポリシリ
コン）の如き絶縁物で埋めてなす絶縁分離層形成
方法に関する。
(2) 技術の背景
Ｕ溝を用いた絶縁分離層形成方法は半導体装置
の高集積化に適し、第１図に示す工程によつて行
われる。
の高集積化に適し、第１図に示す工程によつて行
われる。
第１図は絶縁分離層形成工程を示す半導体装置
要部の断面図で、同図を参照して説明すると、シ
リコン（Si）基板１上に二酸化シリコン（SiO2）
膜２を、次いで窒化シリコン（Si3N4）膜３を順
次形成した後Ｕ溝形成のためのレジストマスクパ
ターンを形成する。しかる後当該マスクパターン
を用いてSi3N4膜３およびSiO2膜２を除去し、リ
アクテイブイオンエツチング（RIE）によりＵ溝
４を形成する。次いで上記レジストを除去した後
熱酸化法によりＵ溝４の壁面にSiO2膜５を成長
して同図ａに示すＵ溝を形成する。
要部の断面図で、同図を参照して説明すると、シ
リコン（Si）基板１上に二酸化シリコン（SiO2）
膜２を、次いで窒化シリコン（Si3N4）膜３を順
次形成した後Ｕ溝形成のためのレジストマスクパ
ターンを形成する。しかる後当該マスクパターン
を用いてSi3N4膜３およびSiO2膜２を除去し、リ
アクテイブイオンエツチング（RIE）によりＵ溝
４を形成する。次いで上記レジストを除去した後
熱酸化法によりＵ溝４の壁面にSiO2膜５を成長
して同図ａに示すＵ溝を形成する。
次に同図ｂに示す如く化学気相成長（CVD）
法によりポリシリコン６を全面に堆積してＵ溝４
を埋没した後、ポリツシユにより基板上のポリシ
リコン６を除去してＵ溝４の開口部を平坦化する
（同図ｃ）。
法によりポリシリコン６を全面に堆積してＵ溝４
を埋没した後、ポリツシユにより基板上のポリシ
リコン６を除去してＵ溝４の開口部を平坦化する
（同図ｃ）。
以上説明した工程により絶縁分離層形成が完成
する。なお半導体装置の製造においては同時に多
数のＵ溝を形成して絶縁分離層の形成を行うた
め、すべてのＵ溝において確実な絶縁分離効果お
よび表面の平坦化が要求される。
する。なお半導体装置の製造においては同時に多
数のＵ溝を形成して絶縁分離層の形成を行うた
め、すべてのＵ溝において確実な絶縁分離効果お
よび表面の平坦化が要求される。
(3) 従来技術と問題点
上述した絶縁分離層形成工程におけるRIEによ
るＵ溝４の形成では、第１図に示す如く壁面が垂
直な溝（以下この形状のＵ溝を箱形Ｕ溝と記す）
の他に第２図に断面図で示す如くタル型、または
ボトルネツク型と呼ばれ、壁面が外側へ湾曲して
開口部より溝内部の方が広くなつている形状のＵ
溝７（以下この形状のＵ溝をタル型Ｕ溝と記す）
が同時に形成されることが経験されている。そし
て上記タル型Ｕ溝においてはポリシリコンによる
埋込みが完全に行なえず次工程でのポリツシユに
よる平坦化が達成できない問題があつた。
るＵ溝４の形成では、第１図に示す如く壁面が垂
直な溝（以下この形状のＵ溝を箱形Ｕ溝と記す）
の他に第２図に断面図で示す如くタル型、または
ボトルネツク型と呼ばれ、壁面が外側へ湾曲して
開口部より溝内部の方が広くなつている形状のＵ
溝７（以下この形状のＵ溝をタル型Ｕ溝と記す）
が同時に形成されることが経験されている。そし
て上記タル型Ｕ溝においてはポリシリコンによる
埋込みが完全に行なえず次工程でのポリツシユに
よる平坦化が達成できない問題があつた。
すなわち第２図を参照して説明すると、CVD
法によりポリシリコンを成長するときタル型Ｕ溝
７の内部が完全にポリシリコンで埋めつくされる
前に幅の狭い開口部が先に塞がつてしまうため
「す」と呼ばれる空洞８ができる（同図ａ）。
法によりポリシリコンを成長するときタル型Ｕ溝
７の内部が完全にポリシリコンで埋めつくされる
前に幅の狭い開口部が先に塞がつてしまうため
「す」と呼ばれる空洞８ができる（同図ａ）。
そして次工程であるポリツシユを行うと上記空
洞８が現れて表面に割れ目（クレバス）９を作る
ために平坦化ができない（同図ｂ）。
洞８が現れて表面に割れ目（クレバス）９を作る
ために平坦化ができない（同図ｂ）。
第３図は配線工程後のクレバス９の断面図で、
ポリシリコン６の表面にSiO2膜１０を形成した
後アルミニウム（Al）配線層１１を例えば蒸着
により形成した状態を示す。同図に示す如くクレ
バス９があると段差形状をなす縁（符号１２の矢
印）のところの配線が所望の厚さに形成されず断
線の原因となる。またAlの蒸着後のパターン形
成における異方性エツチングにおいて、図に×印
を付した部分がエツチング残として残るためＵ溝
で絶縁分離されるはずの配線間でシヨートが発生
する原因となる。以上の如くＵ溝を用いた絶縁分
離において平坦化が達成されないと配線工程で断
線、シヨートなどの障害が発生する問題があつ
た。
ポリシリコン６の表面にSiO2膜１０を形成した
後アルミニウム（Al）配線層１１を例えば蒸着
により形成した状態を示す。同図に示す如くクレ
バス９があると段差形状をなす縁（符号１２の矢
印）のところの配線が所望の厚さに形成されず断
線の原因となる。またAlの蒸着後のパターン形
成における異方性エツチングにおいて、図に×印
を付した部分がエツチング残として残るためＵ溝
で絶縁分離されるはずの配線間でシヨートが発生
する原因となる。以上の如くＵ溝を用いた絶縁分
離において平坦化が達成されないと配線工程で断
線、シヨートなどの障害が発生する問題があつ
た。
(4) 発明の目的
本発明は上記従来の欠点に鑑み、Ｕ溝を用いた
絶縁分離層形成方法において、当該Ｕ溝形状にか
かわりなくポリシリコンによる完全な埋込み、お
よび表面を平坦化することができる半導体装置の
製造方法の提供を目的とする。
絶縁分離層形成方法において、当該Ｕ溝形状にか
かわりなくポリシリコンによる完全な埋込み、お
よび表面を平坦化することができる半導体装置の
製造方法の提供を目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば、半導体基板
に形成した断面Ｕ字形の溝を所定の材料で埋め込
んで絶縁分離層を形成する方法であつて、 前記溝の内壁面に絶縁膜を形成する工程と、 前記溝の開口部がふさがらない程度の厚さに前
記所定の材料を、前記溝内の絶縁膜上および前記
半導体基板上に被着する工程と、 次いで前記溝内の空隙が埋め込まれる様に樹脂
を被着する工程と、 前記樹脂のエツチング速度が前記所定の材料の
エツチング速度よりも大なる条件でドライコント
ロールエツチングを行い、前記樹脂を全て除去す
ると共に、前記溝の内部よりも開口部が拡がつた
形状となる様に、前記溝の開口部付近の前記所定
の材料を所定の厚さだけエツチングする工程と、 次いで前記溝内の空隙を前記所定の材料で埋め
込む工程とを含むことを特徴とする半導体装置の
製造方法を提供することによつて達成される。
に形成した断面Ｕ字形の溝を所定の材料で埋め込
んで絶縁分離層を形成する方法であつて、 前記溝の内壁面に絶縁膜を形成する工程と、 前記溝の開口部がふさがらない程度の厚さに前
記所定の材料を、前記溝内の絶縁膜上および前記
半導体基板上に被着する工程と、 次いで前記溝内の空隙が埋め込まれる様に樹脂
を被着する工程と、 前記樹脂のエツチング速度が前記所定の材料の
エツチング速度よりも大なる条件でドライコント
ロールエツチングを行い、前記樹脂を全て除去す
ると共に、前記溝の内部よりも開口部が拡がつた
形状となる様に、前記溝の開口部付近の前記所定
の材料を所定の厚さだけエツチングする工程と、 次いで前記溝内の空隙を前記所定の材料で埋め
込む工程とを含むことを特徴とする半導体装置の
製造方法を提供することによつて達成される。
(6) 発明の実施例
以下本発明実施例を図面によつて詳述する。
第４図は本発明の工程を示す半導体装置要部の
断面図で、以下タル型Ｕ溝の場合を例に説明す
る。
断面図で、以下タル型Ｕ溝の場合を例に説明す
る。
先ずシリコン基板２１上にSiO2膜２２、次い
でSi3N4膜２３を順次形成した後、Ｕ溝形成のた
めのレジストパターンを形成しRIEによりＵ溝２
４を所望の深さおよび開口幅に形成する。次いで
上記レジストを除去した後熱酸化法によつて溝壁
面にSiO2膜２５を成長した後CVD法で絶縁物例
えばポリシリコン２６の成長を行う。
でSi3N4膜２３を順次形成した後、Ｕ溝形成のた
めのレジストパターンを形成しRIEによりＵ溝２
４を所望の深さおよび開口幅に形成する。次いで
上記レジストを除去した後熱酸化法によつて溝壁
面にSiO2膜２５を成長した後CVD法で絶縁物例
えばポリシリコン２６の成長を行う。
上記ポリシリコンの成長は、同図ａに示す如く
Ｕ溝２４の開口部が塞がれる前で終了させる。な
おこの場合成長終了点、すなわち成長するポリシ
リコンの厚さなどは適宜定める。また開口部では
他の部分よりも成長が速くポリシリコン２６がも
り上がつて形成される。
Ｕ溝２４の開口部が塞がれる前で終了させる。な
おこの場合成長終了点、すなわち成長するポリシ
リコンの厚さなどは適宜定める。また開口部では
他の部分よりも成長が速くポリシリコン２６がも
り上がつて形成される。
次いで例えばレジスト２７を塗布して空洞２９
を埋めた後ドライコントロールエツチングによる
全面エツチングを行い上記レジスト２７を除去す
る。当該ドライコントロールエツチングは、ポリ
シリコン２６よりもレジスト２７のエツチング速
度の方が大きい条件を選択して行う。かかるコン
トロールエツチングを行うと、先ずレジスト２７
が徐々にエツチングされてその厚さが減少してい
き、塗布特性によりレジスト２７の厚さが最も薄
いＵ溝の開口部のポリシリコン２６ａが最初に表
面に現れる。そして更にコントロールエツチング
を続けるとすべてのレジストが除去されるととも
に、上記開口部のポリシリコン２６ａもすべてで
はないが、エツチングされて第４図ｂに示す如く
開口部が広く開いた形状のポリシリコン２６ｂが
形成される。
を埋めた後ドライコントロールエツチングによる
全面エツチングを行い上記レジスト２７を除去す
る。当該ドライコントロールエツチングは、ポリ
シリコン２６よりもレジスト２７のエツチング速
度の方が大きい条件を選択して行う。かかるコン
トロールエツチングを行うと、先ずレジスト２７
が徐々にエツチングされてその厚さが減少してい
き、塗布特性によりレジスト２７の厚さが最も薄
いＵ溝の開口部のポリシリコン２６ａが最初に表
面に現れる。そして更にコントロールエツチング
を続けるとすべてのレジストが除去されるととも
に、上記開口部のポリシリコン２６ａもすべてで
はないが、エツチングされて第４図ｂに示す如く
開口部が広く開いた形状のポリシリコン２６ｂが
形成される。
ところで同図ａにおけるポリシリコン２６およ
びレジスト２７の厚さは上記コントロールエツチ
ングにおいてレジスト２７がすべてエツチングさ
れた後でも同図ｂに符号２６ｂで示す如くポリシ
リコンが開口部が広くなつた形状で残るように定
める。またレジスト２７の代りにエツチング速度
においてレジストと同じ効果を与えるものであれ
ば他の樹脂を用いることもでき、このことは本発
明の効果を損なうものではない。
びレジスト２７の厚さは上記コントロールエツチ
ングにおいてレジスト２７がすべてエツチングさ
れた後でも同図ｂに符号２６ｂで示す如くポリシ
リコンが開口部が広くなつた形状で残るように定
める。またレジスト２７の代りにエツチング速度
においてレジストと同じ効果を与えるものであれ
ば他の樹脂を用いることもでき、このことは本発
明の効果を損なうものではない。
ところで上記コントロールエツチング後は再び
ポリシリコンの成長を行い、同図ｃに示す如くＵ
溝２４を埋没する。なお同図において新しく成長
したポリシリコンを符号２６ｃで示す。上記２回
目の成長においては始めに成長したポリシリコン
２６ｂの開口部が広く開いているために、Ｕ溝は
ポリシリコンで２６ｃで完全に埋没され、空洞が
できることはない。
ポリシリコンの成長を行い、同図ｃに示す如くＵ
溝２４を埋没する。なお同図において新しく成長
したポリシリコンを符号２６ｃで示す。上記２回
目の成長においては始めに成長したポリシリコン
２６ｂの開口部が広く開いているために、Ｕ溝は
ポリシリコンで２６ｃで完全に埋没され、空洞が
できることはない。
続いて従来と同様にしてポリツシユを行い表面
を平坦化する（同図ｄ）。
を平坦化する（同図ｄ）。
かくしてタル型Ｕ溝であつても当該Ｕ溝をポリ
シリコンで完全に埋めることができ、平坦化によ
つてクレバスができることを防止できる。なお上
記実施例はタル型Ｕ溝について説明したが箱型Ｕ
溝においても同様に実施できることはいうまでも
ない。
シリコンで完全に埋めることができ、平坦化によ
つてクレバスができることを防止できる。なお上
記実施例はタル型Ｕ溝について説明したが箱型Ｕ
溝においても同様に実施できることはいうまでも
ない。
(7) 発明の効果
以上詳細に説明したよにう本発明によれば、Ｕ
溝を用いた絶縁分離層形成方法において当該Ｕ溝
の形状にかかわりなくポリシリコンによる埋込み
および表面の平坦化が達成できるため、基板に形
成される半導体素子の絶縁分離が確実にでき、ま
た表面が平坦であるため配線工程における断線お
よびシヨートの発生を防止でき半導体装置の高集
積化および信頼性向上、また半導体装置の製造に
おける歩留りの向上に効果大である。
溝を用いた絶縁分離層形成方法において当該Ｕ溝
の形状にかかわりなくポリシリコンによる埋込み
および表面の平坦化が達成できるため、基板に形
成される半導体素子の絶縁分離が確実にでき、ま
た表面が平坦であるため配線工程における断線お
よびシヨートの発生を防止でき半導体装置の高集
積化および信頼性向上、また半導体装置の製造に
おける歩留りの向上に効果大である。
第１図および第２図はＵ溝を用いた絶縁分離層
の形成工程を示す半導体装置要部の断面図、第３
図は配線工程後のクレバスの断面図、第４図は本
発明の工程を示す半導体装置要部の断面図であ
る。 １，２１……シリコン基板、２，５，１０，２
２，２５……SiO2膜、３，２３……Si3N4膜、
４，７，２５……Ｕ溝、６，２６，２６ａ，２６
ｂ，２６ｃ……ポリシリコン、８……空洞、９…
…クレバス、１１……アルミニウム配線層。
の形成工程を示す半導体装置要部の断面図、第３
図は配線工程後のクレバスの断面図、第４図は本
発明の工程を示す半導体装置要部の断面図であ
る。 １，２１……シリコン基板、２，５，１０，２
２，２５……SiO2膜、３，２３……Si3N4膜、
４，７，２５……Ｕ溝、６，２６，２６ａ，２６
ｂ，２６ｃ……ポリシリコン、８……空洞、９…
…クレバス、１１……アルミニウム配線層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成した断面Ｕ字形の溝を所定
の材料で埋め込んで絶縁分離層を形成する方法で
あつて、 前記溝の内壁面に絶縁膜を形成する工程と、前
記溝の開口部がふさがらない程度の厚さに前記所
定の材料を、前記溝内の絶縁膜上および前記半導
体基板上に被着する工程と、 次いで前記溝内の空隙が埋め込まれる様に樹脂
を被着する工程と、 前記樹脂のエツチング速度が前記所定の材料の
エツチング速度よりも大なる条件でドライコント
ロールエツチングを行い、前記樹脂を全て除去す
ると共に、前記溝の内部よりも開口部が拡がつた
形状となる様に、前記溝の開口部付近の前記所定
の材料を所定の厚さだけエツチングする工程と、 次いで前記溝内の空隙を前記所定の材料で埋め
込む工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23312483A JPS60124839A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23312483A JPS60124839A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124839A JPS60124839A (ja) | 1985-07-03 |
| JPH0310231B2 true JPH0310231B2 (ja) | 1991-02-13 |
Family
ID=16950128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23312483A Granted JPS60124839A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124839A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2104722B (en) * | 1981-06-25 | 1985-04-24 | Suwa Seikosha Kk | Mos semiconductor device and method of manufacturing the same |
| US4847214A (en) * | 1988-04-18 | 1989-07-11 | Motorola Inc. | Method for filling trenches from a seed layer |
| JP2757784B2 (ja) * | 1994-08-29 | 1998-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4417882B2 (ja) | 2005-05-27 | 2010-02-17 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851533A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-12-09 JP JP23312483A patent/JPS60124839A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851533A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124839A (ja) | 1985-07-03 |
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