JP2757784B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にトレンチ型素子分離の製造方法に関する。
に関し、特にトレンチ型素子分離の製造方法に関する。
【０００２】
【従来の技術】半導体基板、特にシリコン半導体基板に
形成される半導体集積回路は、高密度化あるいは高集積
化の一途を辿り、ＳＲＡＭのような集積回路では、製品
レベルで１メガビットから４メガビットあるいはそれ以
上へと集積度が増大してきている。更に、このＳＲＡＭ
では回路動作の高速化と共に低消費電力化も強く要求さ
れてきている。
形成される半導体集積回路は、高密度化あるいは高集積
化の一途を辿り、ＳＲＡＭのような集積回路では、製品
レベルで１メガビットから４メガビットあるいはそれ以
上へと集積度が増大してきている。更に、このＳＲＡＭ
では回路動作の高速化と共に低消費電力化も強く要求さ
れてきている。
【０００３】ＳＲＡＭに限らずＤＲＡＭも含めた大規模
の集積回路では、多くの素子を１チップ上に形成する必
要がある一方で、製品のコストあるいは歩留りの観点か
らチップサイズを極力小さくする必要がある。ここで、
チップサイズの縮小は、メモリセルをいかに小さくする
かにかかっている。特に、複雑なメモリセル構造を有し
微細な加工を要するＳＲＡＭのメモリセルの縮小では、
メモリセル内の素子間を分離する素子分離領域の縮小方
法の開発が最も重要になっている。
の集積回路では、多くの素子を１チップ上に形成する必
要がある一方で、製品のコストあるいは歩留りの観点か
らチップサイズを極力小さくする必要がある。ここで、
チップサイズの縮小は、メモリセルをいかに小さくする
かにかかっている。特に、複雑なメモリセル構造を有し
微細な加工を要するＳＲＡＭのメモリセルの縮小では、
メモリセル内の素子間を分離する素子分離領域の縮小方
法の開発が最も重要になっている。
【０００４】従来、素子分離領域の形成方法では、ＬＯ
ＣＯＳ法あるいは変形ＬＯＣＯＳ法がよく知られ使用さ
れてきた。しかし、この方法は０．３μｍ幅の素子分離
領域あるいは素子形成領域を有する半導体装置には適用
困難となってきている。
ＣＯＳ法あるいは変形ＬＯＣＯＳ法がよく知られ使用さ
れてきた。しかし、この方法は０．３μｍ幅の素子分離
領域あるいは素子形成領域を有する半導体装置には適用
困難となってきている。
【０００５】そこで、ＬＯＣＯＳ法又は変形ＬＯＣＯＳ
法に代る素子分離方法として、半導体基板の表面にトレ
ンチを形成しこのトレンチに絶縁物を埋設するトレンチ
素子分離の方法が種々に提案されている。尚、ここで
は、間口の広いトレンチ及び間口の狭いトレンチに同時
に絶縁物を埋設することが要求される。
法に代る素子分離方法として、半導体基板の表面にトレ
ンチを形成しこのトレンチに絶縁物を埋設するトレンチ
素子分離の方法が種々に提案されている。尚、ここで
は、間口の広いトレンチ及び間口の狭いトレンチに同時
に絶縁物を埋設することが要求される。
【０００６】このトレンチに絶縁物を埋設する方法につ
いて、アイイーディーエム・テクニカル・ダイジェスト
（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ），１
９８９年，第６１〜６４頁に記載されており、絶縁物の
ＲＩＥ（反応性イオンエッチング）とＣＭＰ（化学的機
械研磨）を組み合せるプロセスであり素子分離絶縁膜の
平坦化に有効な方法として提案されている。
いて、アイイーディーエム・テクニカル・ダイジェスト
（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ），１
９８９年，第６１〜６４頁に記載されており、絶縁物の
ＲＩＥ（反応性イオンエッチング）とＣＭＰ（化学的機
械研磨）を組み合せるプロセスであり素子分離絶縁膜の
平坦化に有効な方法として提案されている。
【０００７】図５は上述の論文に示されたトレンチ素子
分離の製造方法を工程順に示す断面図である。図５
（ａ）に示すように、シリコン基板１０１上にシリコン
酸化膜１０２とシリコン窒化膜１０３を積層して所定の
領域に形成し、広いシリコン溝１０４あるいは狭いシリ
コン溝１０４ａを設けた後に、埋込み酸化膜１０５がシ
リコン基板表面に成膜される。
分離の製造方法を工程順に示す断面図である。図５
（ａ）に示すように、シリコン基板１０１上にシリコン
酸化膜１０２とシリコン窒化膜１０３を積層して所定の
領域に形成し、広いシリコン溝１０４あるいは狭いシリ
コン溝１０４ａを設けた後に、埋込み酸化膜１０５がシ
リコン基板表面に成膜される。
【０００８】次に、図５（ｂ）に示すように、その幅の
広いトレンチ溝１０４の領域を被覆する埋込み酸化膜１
０５上にのみ選択的にブロックレジスト１０６が形成さ
れる。このようにした後、平坦化レジスト１０７が塗布
される。
広いトレンチ溝１０４の領域を被覆する埋込み酸化膜１
０５上にのみ選択的にブロックレジスト１０６が形成さ
れる。このようにした後、平坦化レジスト１０７が塗布
される。
【０００９】次に、ＲＩＥにより前述の平坦化レジスト
１０７のエッチバック、引続いて埋込み酸化膜１０５の
エッチバックが行われる。このようにして、図５（ｃ）
に示すように、広いシリコン溝１０４にも埋込み酸化膜
１０５は残存される。これは、前述のブロックレジスト
１０６あるいは残存レジスト１０７ａがマスクとなり、
下層の埋込み酸化膜１０５がエッチバックから保護され
るためである。又、このエッチバック工程後、酸化膜突
起１０９が残存レジスト１０７ａを囲うようにして形成
される。更に、局所的くぼみ１０８ａも形成される。こ
の局所的くぼみ１０８ａは、前述のブロックレジスト１
０６を形成する時の位置合わせズレで生じたレジストく
ぼみ１０８が埋込み酸化膜１０５に転写されたものであ
る。
１０７のエッチバック、引続いて埋込み酸化膜１０５の
エッチバックが行われる。このようにして、図５（ｃ）
に示すように、広いシリコン溝１０４にも埋込み酸化膜
１０５は残存される。これは、前述のブロックレジスト
１０６あるいは残存レジスト１０７ａがマスクとなり、
下層の埋込み酸化膜１０５がエッチバックから保護され
るためである。又、このエッチバック工程後、酸化膜突
起１０９が残存レジスト１０７ａを囲うようにして形成
される。更に、局所的くぼみ１０８ａも形成される。こ
の局所的くぼみ１０８ａは、前述のブロックレジスト１
０６を形成する時の位置合わせズレで生じたレジストく
ぼみ１０８が埋込み酸化膜１０５に転写されたものであ
る。
【００１０】次に、図５（ｄ）に示すように、ブロック
レジスト１０６及び残存レジスト１０７ａを除去した後
ＣＭＰを行い、酸化膜突起１０９等不要な酸化物が削り
とられ、広いシリコン溝１０４及び狭いシリコン溝１０
４ａに共に埋込み絶縁物１１０が形成される。
レジスト１０６及び残存レジスト１０７ａを除去した後
ＣＭＰを行い、酸化膜突起１０９等不要な酸化物が削り
とられ、広いシリコン溝１０４及び狭いシリコン溝１０
４ａに共に埋込み絶縁物１１０が形成される。
【００１１】
【発明が解決しようとする課題】この素子分離形成方法
は、素子分離パターンの寸法変換差が小さく、素子形成
領域と素子分離領域の段差が低減し、微細な素子分離を
形成するにはきわめて有効である。しかし、ブロックレ
ジスト端のレジストくぼみ１０８が生じ易いあるいは平
坦化レジスト１０７のグローバルな平坦性が損われ易い
など、ＣＭＰの平坦化工程以前の工程で平坦性確保が難
しい。又、平坦化レジスト１０７と埋込み酸化膜１０５
をＲＩＥでエッチバックする量の制御が難しい。このよ
うな理由から、この製造方法には、プロセスのマージン
（余裕度）が非常に狭くなるという問題がある。
は、素子分離パターンの寸法変換差が小さく、素子形成
領域と素子分離領域の段差が低減し、微細な素子分離を
形成するにはきわめて有効である。しかし、ブロックレ
ジスト端のレジストくぼみ１０８が生じ易いあるいは平
坦化レジスト１０７のグローバルな平坦性が損われ易い
など、ＣＭＰの平坦化工程以前の工程で平坦性確保が難
しい。又、平坦化レジスト１０７と埋込み酸化膜１０５
をＲＩＥでエッチバックする量の制御が難しい。このよ
うな理由から、この製造方法には、プロセスのマージン
（余裕度）が非常に狭くなるという問題がある。
【００１２】更に、ブロックレジスト１０６の位置合わ
せズレにより前述した局所的くぼみ１０８ａが生じ、埋
込み絶縁物１１０に凹部が形成される場合がある。この
ために、この製造方法はプロセスが不安定であるという
問題をも含んでいる。
せズレにより前述した局所的くぼみ１０８ａが生じ、埋
込み絶縁物１１０に凹部が形成される場合がある。この
ために、この製造方法はプロセスが不安定であるという
問題をも含んでいる。
【００１３】本発明の目的は、上述の問題点を解決し工
程数を削減して広いプロセス・マージンで且つプロセス
の安定したトレンチ素子分離の製造方法を提供すること
にある。
程数を削減して広いプロセス・マージンで且つプロセス
の安定したトレンチ素子分離の製造方法を提供すること
にある。
【００１４】
【課題を解決するための手段】このために本発明は、半
導体基板の主表面に所定のパターンを有する積層薄膜を
形成した後、前記積層薄膜をマスクにしたドライエッチ
ングで前記半導体基板の主表面に凹部を形成する工程
と、前記積層薄膜および凹部を被覆して埋込み絶縁膜を
形成する工程と、前記凹部の前記埋込み絶縁膜上に前記
所定のパターンが反転したレジストパターンを選択的に
形成する工程と、前記レジストパターンをエッチングマ
スクにして積層薄膜上の埋込み絶縁膜をドライエッチン
グする工程と、前記薄膜を化学的機械研磨の保護膜とし
前記凹部に残存する埋込み絶縁膜を化学的機械研磨する
工程を含んで、半導体基板の主表面の凹部にのみ埋込み
絶縁膜を埋設する。
導体基板の主表面に所定のパターンを有する積層薄膜を
形成した後、前記積層薄膜をマスクにしたドライエッチ
ングで前記半導体基板の主表面に凹部を形成する工程
と、前記積層薄膜および凹部を被覆して埋込み絶縁膜を
形成する工程と、前記凹部の前記埋込み絶縁膜上に前記
所定のパターンが反転したレジストパターンを選択的に
形成する工程と、前記レジストパターンをエッチングマ
スクにして積層薄膜上の埋込み絶縁膜をドライエッチン
グする工程と、前記薄膜を化学的機械研磨の保護膜とし
前記凹部に残存する埋込み絶縁膜を化学的機械研磨する
工程を含んで、半導体基板の主表面の凹部にのみ埋込み
絶縁膜を埋設する。
【００１５】好ましくは、前記凹部を形成した後、前記
半導体基板を熱酸化し前記凹部の側壁に予め薄い絶縁膜
を形成してから、前記絶縁膜を形成するようにする。
半導体基板を熱酸化し前記凹部の側壁に予め薄い絶縁膜
を形成してから、前記絶縁膜を形成するようにする。
【００１６】ここで、前記積層薄膜にはシリコン窒化膜
／シリコン酸化膜あるいはポリシリコン膜／シリコン酸
化膜の積層膜を用いるようにする。
／シリコン酸化膜あるいはポリシリコン膜／シリコン酸
化膜の積層膜を用いるようにする。
【００１７】あるいは、前記積層薄膜を、前記半導体基
板の主表面に形成されたゲート絶絶膜とその上に形成さ
れたゲート電極膜で構成する。
板の主表面に形成されたゲート絶絶膜とその上に形成さ
れたゲート電極膜で構成する。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は本発明の第１の実施例の素子分離の
形成方法を工程順に示した断面図である。以下、導電型
がｐ型の半導体基板を用いたｎチャネル型の素子の分離
領域を形成する例について示すが、ｐチャネル型の場合
も同様であることに言及しておく。この場合には、ｐ型
をｎ型に置き換えて考えればよい。
る。図１及び図２は本発明の第１の実施例の素子分離の
形成方法を工程順に示した断面図である。以下、導電型
がｐ型の半導体基板を用いたｎチャネル型の素子の分離
領域を形成する例について示すが、ｐチャネル型の場合
も同様であることに言及しておく。この場合には、ｐ型
をｎ型に置き換えて考えればよい。
【００１９】図１（ａ）に示すように、比抵抗が１〜４
Ω−ｃｍで導電型がｐ型のシリコン基板１上に第１シリ
コン酸化膜２とシリコン窒化膜３と第２シリコン酸化膜
４を積層して所定の領域に形成する。ここで、第１シリ
コン酸化膜２の膜厚は５〜５０ｎｍ、シリコン窒化膜３
の膜厚は５０〜２００ｎｍ、第２シリコン酸化膜４の膜
厚は１００〜３００ｎｍに設定される。
Ω−ｃｍで導電型がｐ型のシリコン基板１上に第１シリ
コン酸化膜２とシリコン窒化膜３と第２シリコン酸化膜
４を積層して所定の領域に形成する。ここで、第１シリ
コン酸化膜２の膜厚は５〜５０ｎｍ、シリコン窒化膜３
の膜厚は５０〜２００ｎｍ、第２シリコン酸化膜４の膜
厚は１００〜３００ｎｍに設定される。
【００２０】次に、図１（ｂ）に示すように第２シリコ
ン酸化膜４をマスクにしてシリコン基板１表面のドライ
エッチングを行う。ここで、このドライエッチングの反
応ガスにはＣｌ2 とＯ2 とＨＢｒの混合ガスが用いられ
る。このようにして、第１シリコン溝５、第２シリコン
溝５ａ、第３シリコン溝５ｂが形成される。ここでこれ
らのシリコン溝の深さは０．５μｍ〜１μｍに設定され
る。そしてこれらのシリコン溝には、広い幅の素子分離
領域、中程度の幅の素子分離領域、狭い幅の素子分離領
域がそれぞれ形成される。
ン酸化膜４をマスクにしてシリコン基板１表面のドライ
エッチングを行う。ここで、このドライエッチングの反
応ガスにはＣｌ2 とＯ2 とＨＢｒの混合ガスが用いられ
る。このようにして、第１シリコン溝５、第２シリコン
溝５ａ、第３シリコン溝５ｂが形成される。ここでこれ
らのシリコン溝の深さは０．５μｍ〜１μｍに設定され
る。そしてこれらのシリコン溝には、広い幅の素子分離
領域、中程度の幅の素子分離領域、狭い幅の素子分離領
域がそれぞれ形成される。
【００２１】この実施例では、第２シリコン酸化膜４を
マスクにして上述のようなシリコン溝を形成する工程に
ついて説明しているが、公知のホトレジストを前記のシ
リコン基板のドライエッチングのマスクにしてもよい。
この場合には、第２シリコン酸化膜４は不要になる。
マスクにして上述のようなシリコン溝を形成する工程に
ついて説明しているが、公知のホトレジストを前記のシ
リコン基板のドライエッチングのマスクにしてもよい。
この場合には、第２シリコン酸化膜４は不要になる。
【００２２】次に、図１（ｃ）に示すように、埋込み酸
化膜６を形成する。この埋込み酸化膜６の膜厚は、シリ
コン溝の深さと同程度になるように設定される。尚、シ
リコン溝の側壁部の界面準位を低減するために、第１シ
リコン溝５、第２シリコン溝５ａ及び第３シリコン溝５
ｂの表面を２〜１０ｎｍ程度熱酸化し、予め熱酸化膜を
形成するようにしてもよい。この場合はこの熱酸化膜を
被覆するようにして埋込み酸化膜６が形成される。
化膜６を形成する。この埋込み酸化膜６の膜厚は、シリ
コン溝の深さと同程度になるように設定される。尚、シ
リコン溝の側壁部の界面準位を低減するために、第１シ
リコン溝５、第２シリコン溝５ａ及び第３シリコン溝５
ｂの表面を２〜１０ｎｍ程度熱酸化し、予め熱酸化膜を
形成するようにしてもよい。この場合はこの熱酸化膜を
被覆するようにして埋込み酸化膜６が形成される。
【００２３】次に、図１（ｄ）に示すように第１レジス
トパターン７及び第２レジストパターン７ａが、それぞ
れ第１シリコン溝５上部の埋込み酸化膜及び第２シリコ
ン溝５ａ上部の埋込み酸化膜を被覆するように形成され
る。ここで、シリコン溝５ｂには埋込み酸化膜６が完全
に埋込まれているので、このようなレジストパターンは
不要である。尚、前述のレジストパターン７，７ａはシ
リコン溝のパターンの反転マスクを用いて形成される。
又、このレジストパターンを形成する工程での位置合せ
ズレを考慮して、パターン寸法を０．２〜０．５μｍ太
らせておいてもよい。
トパターン７及び第２レジストパターン７ａが、それぞ
れ第１シリコン溝５上部の埋込み酸化膜及び第２シリコ
ン溝５ａ上部の埋込み酸化膜を被覆するように形成され
る。ここで、シリコン溝５ｂには埋込み酸化膜６が完全
に埋込まれているので、このようなレジストパターンは
不要である。尚、前述のレジストパターン７，７ａはシ
リコン溝のパターンの反転マスクを用いて形成される。
又、このレジストパターンを形成する工程での位置合せ
ズレを考慮して、パターン寸法を０．２〜０．５μｍ太
らせておいてもよい。
【００２４】次に、図２（ａ）に示すように、これらの
第１レジストパターン７及び第２レジストパターン７ａ
をＲＩＥのエッチングマスクにして、埋込み酸化膜６を
エッチングする。ここで、このＲＩＥによるドライエッ
チングの反応ガスはＣ4 Ｆ8とＣＯの混合ガスである。
そしてシリコン窒化膜３は、このドライエッチングでの
ストッパーとしての役割を有する。
第１レジストパターン７及び第２レジストパターン７ａ
をＲＩＥのエッチングマスクにして、埋込み酸化膜６を
エッチングする。ここで、このＲＩＥによるドライエッ
チングの反応ガスはＣ4 Ｆ8とＣＯの混合ガスである。
そしてシリコン窒化膜３は、このドライエッチングでの
ストッパーとしての役割を有する。
【００２５】次に、第１レジストパターン７及び第２レ
ジストパターン７ａを除去する。このようにした後、第
１シリコン溝５および第２シリコン溝５ａ領域にある埋
込み酸化膜の凸部６ａあるいはその他の残存した埋込み
酸化膜をＣＭＰで研磨して除去する。このＣＭＰの方法
は、シリコン基板等の半導体基板の研磨方法と同様であ
る。但しこの場合には、よく知られているようにシリコ
ン粒を含む研磨剤が用いられる。ここで、シリコン窒化
膜３はＣＭＰのエッチングストッパーの役割を有し、Ｃ
ＭＰがこのシリコン窒化膜３まで達した時点でＣＭＰの
進行を止める。このようにして、図２（ｂ）に示すよう
に第１シリコン溝５、第２シリコン溝５ａ、第３シリコ
ン溝５ｂに埋込み絶縁物８が平坦に形成されて埋込まれ
る。
ジストパターン７ａを除去する。このようにした後、第
１シリコン溝５および第２シリコン溝５ａ領域にある埋
込み酸化膜の凸部６ａあるいはその他の残存した埋込み
酸化膜をＣＭＰで研磨して除去する。このＣＭＰの方法
は、シリコン基板等の半導体基板の研磨方法と同様であ
る。但しこの場合には、よく知られているようにシリコ
ン粒を含む研磨剤が用いられる。ここで、シリコン窒化
膜３はＣＭＰのエッチングストッパーの役割を有し、Ｃ
ＭＰがこのシリコン窒化膜３まで達した時点でＣＭＰの
進行を止める。このようにして、図２（ｂ）に示すよう
に第１シリコン溝５、第２シリコン溝５ａ、第３シリコ
ン溝５ｂに埋込み絶縁物８が平坦に形成されて埋込まれ
る。
【００２６】このようにした後、シリコン窒化膜３及び
シリコン酸化膜２を順番に除去し、図２（ｃ）に示すよ
うにゲート絶縁膜９を形成する。以後、ゲート電極等が
形成されてＭＯＳトランジスタが形成される。
シリコン酸化膜２を順番に除去し、図２（ｃ）に示すよ
うにゲート絶縁膜９を形成する。以後、ゲート電極等が
形成されてＭＯＳトランジスタが形成される。
【００２７】この実施例では、ＣＭＰのエッチングスト
ッパーとしてシリコン窒化膜を用いた場合について説明
した。このエッチングのストッパーとしてポリシリコン
膜でも同様の効果のあることに触れておく。
ッパーとしてシリコン窒化膜を用いた場合について説明
した。このエッチングのストッパーとしてポリシリコン
膜でも同様の効果のあることに触れておく。
【００２８】この本発明により、広いシリコン溝あるい
は狭いシリコン溝に絶縁物が均一に埋設されるようにな
る。そして、素子の形成領域と素子分離領域の段差は、
５０ｎｍ以下になる。
は狭いシリコン溝に絶縁物が均一に埋設されるようにな
る。そして、素子の形成領域と素子分離領域の段差は、
５０ｎｍ以下になる。
【００２９】次に、第２の実施例で本発明を説明する。
図３及び図４は本発明の第２の実施例を工程順に示す断
面図である。図３（ａ）に示すように、ｐ型のシリコン
基板１１上にＭＯＳトランジスタのゲート絶縁膜１２と
ゲート電極１３及びシリコン窒化膜１４とシリコン酸化
膜１５を積層して形成する。ここで、ゲート絶縁膜１２
は膜厚１０ｎｍ程度のシリコン酸化膜で形成され、ゲー
ト電極１３はリンを含有し膜厚が５０ｎｍ程度のポリシ
リコンで形成される。又、シリコン窒化膜１４の膜厚は
２０〜５０ｎｍ、シリコン酸化膜１５の膜厚は１００〜
３００ｎｍに設定される。
図３及び図４は本発明の第２の実施例を工程順に示す断
面図である。図３（ａ）に示すように、ｐ型のシリコン
基板１１上にＭＯＳトランジスタのゲート絶縁膜１２と
ゲート電極１３及びシリコン窒化膜１４とシリコン酸化
膜１５を積層して形成する。ここで、ゲート絶縁膜１２
は膜厚１０ｎｍ程度のシリコン酸化膜で形成され、ゲー
ト電極１３はリンを含有し膜厚が５０ｎｍ程度のポリシ
リコンで形成される。又、シリコン窒化膜１４の膜厚は
２０〜５０ｎｍ、シリコン酸化膜１５の膜厚は１００〜
３００ｎｍに設定される。
【００３０】次に、図３（ｂ）に示すようにシリコン酸
化膜１５をマスクにしてシリコン基板１１のドライエッ
チングを行う。この工程は第１の実施例で述べたものと
同様に行われる。このように第１の実施例と同様にし
て、第１シリコン溝１６、第２シリコン溝１６ａ及び第
３シリコン溝１６ｂを形成する。ここで、これらの溝の
深さは０．５μｍ程度である。そしてこれらのシリコン
溝の領域に、それぞれ広い幅の素子分離領域、中程度の
幅の素子分離領域、狭い幅の素子分離領域が形成され
る。
化膜１５をマスクにしてシリコン基板１１のドライエッ
チングを行う。この工程は第１の実施例で述べたものと
同様に行われる。このように第１の実施例と同様にし
て、第１シリコン溝１６、第２シリコン溝１６ａ及び第
３シリコン溝１６ｂを形成する。ここで、これらの溝の
深さは０．５μｍ程度である。そしてこれらのシリコン
溝の領域に、それぞれ広い幅の素子分離領域、中程度の
幅の素子分離領域、狭い幅の素子分離領域が形成され
る。
【００３１】次に、図３（ｃ）に示すように、埋込み酸
化膜１７を形成する。この場合にはこの埋込み酸化膜厚
は、シリコン溝の深さの１．２倍以上に設定される。
又、シリコン溝の側壁部の界面準位を低減するために、
予めこの領域に熱酸化膜を形成することは第１の実施例
で述べたと同様である。
化膜１７を形成する。この場合にはこの埋込み酸化膜厚
は、シリコン溝の深さの１．２倍以上に設定される。
又、シリコン溝の側壁部の界面準位を低減するために、
予めこの領域に熱酸化膜を形成することは第１の実施例
で述べたと同様である。
【００３２】次に、図３（ｄ）に示すように第１レジス
トパターン１８及び第２レジストパターン１８ａをそれ
ぞれ第１シリコン溝１６の埋込み酸化膜上部、第２シリ
コン溝１６ａの埋込み酸化膜上部に形成する。ここで、
シリコン溝１６ｂの上部には、このようなレジストパタ
ーンの形成は不要である。これは第１の実施例で述べた
と同様に、このシリコン溝１６ｂには埋込み酸化膜１７
が完全に埋込まれるからである。
トパターン１８及び第２レジストパターン１８ａをそれ
ぞれ第１シリコン溝１６の埋込み酸化膜上部、第２シリ
コン溝１６ａの埋込み酸化膜上部に形成する。ここで、
シリコン溝１６ｂの上部には、このようなレジストパタ
ーンの形成は不要である。これは第１の実施例で述べた
と同様に、このシリコン溝１６ｂには埋込み酸化膜１７
が完全に埋込まれるからである。
【００３３】次に、図４（ａ）に示すように、これらの
第１レジストパターン１８及び第２レジストパターン１
８ａをＲＩＥのエッチングマスクにして、埋込み酸化膜
１７をドライエッチングする。ここで、このＲＩＥによ
るドライエッチングでシリコン窒化膜１４上には、膜厚
が１００ｎｍ程度の埋込み酸化膜を残し残存酸化膜１９
を形成させる。
第１レジストパターン１８及び第２レジストパターン１
８ａをＲＩＥのエッチングマスクにして、埋込み酸化膜
１７をドライエッチングする。ここで、このＲＩＥによ
るドライエッチングでシリコン窒化膜１４上には、膜厚
が１００ｎｍ程度の埋込み酸化膜を残し残存酸化膜１９
を形成させる。
【００３４】次に、第１レジストパターン１８及び第２
レジストパターン１８ａを除去する。引続いて、埋込み
酸化膜の凸部１７ａ及び残存酸化膜１９をＣＭＰで研磨
し除去する。ここで、シリコン窒化膜１４は、このＣＭ
Ｐのエッチングストッパーの役割を有する。このように
して、図４（ｂ）に示すように第１シリコン溝１６、第
２シリコン溝１６ａ及び第３シリコン溝１６ｂに埋込み
絶縁物２０が平坦に形成されて埋込まれる。
レジストパターン１８ａを除去する。引続いて、埋込み
酸化膜の凸部１７ａ及び残存酸化膜１９をＣＭＰで研磨
し除去する。ここで、シリコン窒化膜１４は、このＣＭ
Ｐのエッチングストッパーの役割を有する。このように
して、図４（ｂ）に示すように第１シリコン溝１６、第
２シリコン溝１６ａ及び第３シリコン溝１６ｂに埋込み
絶縁物２０が平坦に形成されて埋込まれる。
【００３５】次に、図４（ｃ）に示すようにシリコン窒
化膜１４を除去する。このようにして、シリコン基板１
１の表面にＭＯＳトランジスタのゲート絶縁膜１２及び
ゲート電極１３が形成され、これらの半導体素子を電気
的に絶縁分離するシリコン溝に埋込み絶縁物２０の形成
された素子分離領域が形成される。この場合に、ゲート
電極を配線するために、例えばタングステン・シリサイ
ドをゲート電極１３上に成膜して更にパターニングす
る。
化膜１４を除去する。このようにして、シリコン基板１
１の表面にＭＯＳトランジスタのゲート絶縁膜１２及び
ゲート電極１３が形成され、これらの半導体素子を電気
的に絶縁分離するシリコン溝に埋込み絶縁物２０の形成
された素子分離領域が形成される。この場合に、ゲート
電極を配線するために、例えばタングステン・シリサイ
ドをゲート電極１３上に成膜して更にパターニングす
る。
【００３６】この実施例では、ＭＯＳトランジスタのゲ
ート絶縁膜及びゲート電極が予め形成され、このゲート
絶縁膜あるいはゲート電極に自己整合するように素子分
離領域が形成される。このために、第１の実施例の場合
に比較し更にプロセスは簡単化され、プロセスのマージ
ンも増大する。
ート絶縁膜及びゲート電極が予め形成され、このゲート
絶縁膜あるいはゲート電極に自己整合するように素子分
離領域が形成される。このために、第１の実施例の場合
に比較し更にプロセスは簡単化され、プロセスのマージ
ンも増大する。
【００３７】
【発明の効果】以上説明したように本発明では、種々の
幅を有する素子分離領域を半導体装置に形成するため
に、この幅に対応した間口幅を有するシリコン溝に埋込
み酸化膜を堆積した後、広い幅のシリコン溝の埋込み酸
化膜上にはレジストパターンを設けるようにする。この
レジストパターンをマスクにして、一度埋込み酸化膜を
ドライエッチングした後、残っている不要の埋込み酸化
膜をＣＭＰで研磨し除去する。
幅を有する素子分離領域を半導体装置に形成するため
に、この幅に対応した間口幅を有するシリコン溝に埋込
み酸化膜を堆積した後、広い幅のシリコン溝の埋込み酸
化膜上にはレジストパターンを設けるようにする。この
レジストパターンをマスクにして、一度埋込み酸化膜を
ドライエッチングした後、残っている不要の埋込み酸化
膜をＣＭＰで研磨し除去する。
【００３８】このようにするために、広い幅のシリコン
溝あるいは狭い幅のシリコン溝のいずれにも埋込み絶縁
物を均一に埋設することが容易になる。そして、素子の
形成領域と素子分離領域の段差を５０ｎｍ以下にするこ
とが可能になる。
溝あるいは狭い幅のシリコン溝のいずれにも埋込み絶縁
物を均一に埋設することが容易になる。そして、素子の
形成領域と素子分離領域の段差を５０ｎｍ以下にするこ
とが可能になる。
【００３９】また、従来技術のレジストエッチバックの
ような制御の難しいプロセスを用いないため、プロセス
のマージンは増大し、再現性が高くプロセスの安定した
素子分離領域の形成を可能にする。
ような制御の難しいプロセスを用いないため、プロセス
のマージンは増大し、再現性が高くプロセスの安定した
素子分離領域の形成を可能にする。
【図１】本発明の第１の実施例を工程順に説明する断面
図である。
図である。
【図２】本発明の第１の実施例を工程順に説明する断面
図である。
図である。
【図３】本発明の第２の実施例を工程順に説明する断面
図である。
図である。
【図４】本発明の第２の実施例を工程順に説明する断面
図である。
図である。
【図５】従来の製造方法を工程順に示す断面図である。
１，１１，１０１ シリコン基板 ２ 第１シリコン酸化膜 ３，１４，１０３ シリコン窒化膜 ４ 第２シリコン酸化膜 ５，１６ 第１シリコン溝 ５ａ，１６ａ 第２シリコン溝 ５ｂ，１６ｂ 第３シリコン溝 ６，１７，１０５ 埋込み酸化膜 ６ａ，１７ａ 埋込み酸化膜の凸部 ７，１８ 第１レジストパターン ７ａ，１８ａ 第２レジストパターン ８，２０，１１０ 埋込み絶縁物 ９，１２ ゲート絶縁膜 １３ ゲート電極 １５ シリコン酸化膜 １９ 残存酸化膜 １０４ 広いシリコン溝 １０４ａ 狭いシリコン溝 １０６ ブロックレジスト １０７ 平坦化レジスト １０７ａ 残存レジスト １０８ レジストくぼみ １０８ａ 局所的くぼみ １０９ 酸化膜突起
Claims (5)
- 【請求項１】 半導体基板の主表面に所定のパターンを
有する積層薄膜を形成した後、前記積層薄膜をマスクに
したドライエッチングで前記半導体基板の主表面に凹部
を形成する工程と、前記積層薄膜および凹部を被覆する
埋込み絶縁膜を形成する工程と、前記凹部の前記埋込み
絶縁膜上に前記所定のパターンの反転したレジストパタ
ーンを選択的に形成する工程と、前記積層薄膜上の埋込
み絶縁膜をドライエッチングする工程と、前記積層薄膜
を化学的機械研磨の保護膜とし前記凹部の埋込み絶縁膜
を化学的機械研磨する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記凹部を形成した後、前記半導体基板
を熱酸化し前記凹部の側壁に予め薄い絶縁膜を形成して
から、前記埋込み絶縁膜を形成することを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記積層薄膜がシリコン窒化膜／シリコ
ン酸化膜で構成されていることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項４】 前記積層薄膜がポリシリコン膜／シリコ
ン酸化膜で構成されていることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項５】 前記積層薄膜が、前記半導体基板の主表
面に形成されたゲート絶縁膜と前記ゲート絶縁膜を被覆
するゲート電極膜で構成されていることを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203371A JP2757784B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203371A JP2757784B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870039A JPH0870039A (ja) | 1996-03-12 |
| JP2757784B2 true JP2757784B2 (ja) | 1998-05-25 |
Family
ID=16472932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203371A Expired - Lifetime JP2757784B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757784B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044272A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| US6682978B1 (en) * | 1999-08-30 | 2004-01-27 | Advanced Micro Devices, Inc. | Integrated circuit having increased gate coupling capacitance |
| JP5446068B2 (ja) * | 2007-03-30 | 2014-03-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5972537B2 (ja) * | 2011-07-27 | 2016-08-17 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124839A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0358484A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置とその製造方法 |
| EP0424608B1 (en) * | 1989-10-25 | 1993-12-01 | International Business Machines Corporation | Forming wide dielectric filled isolation trenches in semiconductors |
| US5094972A (en) * | 1990-06-14 | 1992-03-10 | National Semiconductor Corp. | Means of planarizing integrated circuits with fully recessed isolation dielectric |
-
1994
- 1994-08-29 JP JP6203371A patent/JP2757784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0870039A (ja) | 1996-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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