KR100318318B1 - 반도체 메모리 소자의 셀 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 셀 제조방법에 관한 것으로서, 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성하는 공정과, 상기 반도체 기판 전면에 절연층을 형성하는 공정과, CMP 방법으로 상기 절연층 및 상기 제 1 게이트의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과, 상기 제 1 게이트의 상부 표면 및 상기 절연층 상에 제 2 게이트를 형성하는 공정과, 상기 제 2 게이트의 표면상에 게이트 절연막을 형성하는 공정과, 상기 제 2 게이트의 측벽에 상기 게이트 절연막을 개재한 박막 폴리실리콘의 스페이서를 형성하는 공정과, 상기 박막 폴리실리콘에 P 채널 박막 트랜지스터를 형성하는 공정을 구비한다. 따라서, 본 발명은 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 게이트와 N 채널 풀 다운(Pull Down) 트랜지스터의 게이트인 하부(Lower) 폴리실리콘(Polysilicon) 게이트를 물리적(Physical) 및 전기적 콘택(Electrical Contact)의 단일 게이트(Single Gate)로 구성하여 공정을 단순화하며, P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 게이트의 측벽에 형성된 폴리실리콘층에 P 채널 영역 및 P+ 소스/드레인 영역을 형성하여 셀 사이즈(Size)를 작게 할 수 있는 잇점이 있다.
Description
본 발명은 반도체 메모리 소자의 셀 제조방법에 관한 것으로서, 특히, 3차원적으로 집적화된 에스 램(SRAM) 셀에 관한 것이다.
도 1은 에스 램 셀의 회로도를 보여주는 개략도이다.
도 1을 참조하면, 6개의 트랜지스터로 구성된 에스 램(SRAM) 셀(Cell)에서 (24),(25)는 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터이며, (26),(27)은 N 채널 풀 다운(Pull-Down) 트랜지스터이며, (28),(29)은 커플링(Coupling) 트랜지스터이다. P 채널 트랜지스터 24 에서, 소스(Source)는 VDD로 표시된 전원 공급 전압에 연결되며, 드레인(Drain)은 노드(Node) (102)에 연결되며, 게이트(Gate)는 노드(Node) (101)에 연결된다. N 채널 트랜지스터 26 에서, 드레인(Drain)은 노드(Node) (102)에서 P 채널 트랜지스터 24 의 드레인에 연결되며, 소스는 VSS로 표시된 전원 공급 전압에 연결되며, 게이트는 노드 (101)에서 P 채널 트랜지스터 24 의 게이트에 연결된다. N 채널 트랜지스터 27 에서, 드레인(Drain)은 노드(Node) (101)에서 P 채널 트랜지스터 25 의 드레인에 연결되며, 소스는 VSS로 표시된 전원 공급 전압에 연결되며, 게이트는 노드 (102)에서 P 채널 트랜지스터 25 의 게이트에 연결된다. 커플링(Coupling) 트랜지스터 (28)는 N 채널 트랜지스터로, BL로 표시된 비트 라인(Bit Line)에 연결된 첫 번째 드레인/소스 단자를 갖으며, 게이트는 WL 로 표시된 워드 라인에 연결되며, 두 번째 드레인/소스 단자는 노드 (102)에 연결된다. 커플링(Coupling) 트랜지스터 (29)는 N 채널 트랜지스터로, 첫 번째 드레인/소스 단자는 BL*로 표시된 비트 라인(Bit Line)에 연결되며, 게이트는 WL 워드 라인에 연결되며, 두 번째 드레인/소스 단자는 노드 (101)에 연결된다. 그리고 다른 에스 램 셀은 P 채널 트랜지스터 24 및 25 대신에 부하 저항(Load Resistor)을 갖는 4개의 트랜지스터를 갖기도 한다.
도 2a 내지 도 2 e는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 종래기술에 따른 제조 공정을 보여주는 단면도이다.
일반적으로 에스 램 셀의 3차원의 집적화는 N 채널 풀 다운 트랜지스터 와 커플링트랜지스터를 실리콘 기판 및 하부 폴리실리콘(Lower Polysilicon)에 배치하고, 그리고 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터를 상기 실리콘 기판 및 하부 폴리실리콘(Lower Polysilicon)상에 배치함으로서 실현된다.
도 2a를 참조하면, P 형의 반도체 기판(11)에 선택적으로 소자격리영역(15)이 형성되며, 게이트 산화막(17)을 개재하여 고농도로 도핑된 폴리실리콘으로 된 게이트(Gate, 19)을 형성하고, 상기 게이트(19)측벽에 절연층의 스페이서(Spacer,21)을 형성하고 상기 게이트(19) 및 상기 스페이서(21)을 마스크로 하여 상기 게이트의 양측에 고농도의 N+ 소스 및 드레인 영역(23)을 형성한다. 이어서 하부 폴리실리콘(Lower Polysilicon)인 게이트(19)를 절연하기 위한 실리콘산화막 또는 실리콘질화막 또는 알루미늄산화막 등의 절연층(34)을 기판위에 형성한다. 이어서 절연층(34)위에 고농도로 도핑된 폴리실리콘 게이트(36)이 형성되며, 폴리실리콘 게이트(36)의 표면은 산화되며, 실리콘질화막의 측벽 스페이서(Sidewall Spacer,37)은 폴리실리콘 게이트(36)의 에지에 측면적으로 형성된다. 산화막 층(35)은 측벽 스페이서(Sidewall Spacer,37) 와 폴리실리콘 게이트(36)사이에 놓여 있다.
상기에서 실리콘 기판위에 형성된 하부 폴리실리콘(Lower Polysilicon)인 게이트(19)는 에스 램 셀의 N 채널 풀 다운(Pull Down) 트랜지스터이다.
도 2b를 참조하면, O-N-O(Oxide-Nitride-Oxide) 구조(41) 형성은 산화막(38), 질화막(39), 산화막(40)으로 구성된다. CVD(Chemical Vapor Deposition) 산화막(38)은 절연층(34)상 및 폴리실리콘 게이트(36)의 상부 표면에 증착된다. 질화막(39)는 산화막(38)상에 증착되며, 산화막(40)은 질화막(39)표면에 형성된다.
도 2c를 참조하면, 500 ~1000Å 사이의 두께를 갖는 폴리실리콘 층(42)이 O-N-O 구조 (41)상에 CVD 방법으로 증착되며, 이어서 어닐링처리를 하여 상대적으로 결함이 없는 전도성의 폴리실리콘 채널 영역을 형성하여 완전히(Fully) 디플리션된(Depleted) 소자가 된다.
도 2d를 참조하면, 통상의 이온주입 방법으로 폴리실리콘 층(42)을 도핑하여 저농도로 도핑된 P 채널 영역, P-LDD 영역 과 P+ 소스/드레인 영역을 형성한다.
상기에서 폴리실리콘 층(42)으로 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터를 형성한다.
도 2e를 참조하면, 절연층인 BPSG(Borophophosilicate)막(44)을 폴리실리콘 층(42)상에 증착하며, BPSG막(44)을 에칭한 콘택 홀(45)은 상기 폴리실리콘 층(42)의 소스 및 드레인 영역의 콘택 부위를 노출시킨다. 상기 소스 및 드레인 영역을 전기적 연결하기 위하여 텅스텐 플러그(Tungsten Plug, 45)를 사용하며, 이어서 알루미늄 층 또는 알루미늄 합금층을 증착 및 패터닝하여 전기적 연결(Electrical Contact)을 한다.
상기에서 단지 소스 및 드레인 콘택만이 도시되며, 폴리실리콘 게이트(36)상의 콘택은 나타내지 않는다.
상술한 종래 기술은 P 채널 박막(Thin Film) 풀업(Pull-Up)트랜지스터인 폴리실리콘 게이트(36)과 N 채널 풀 다운(Pull Down) 트랜지스터인 게이트(Gate, 19)가 따로 존재하여 공정의 복잡함이 야기되며, 폴리실리콘 게이트(36)의 소스, 드레인, 채널 영역이 폴리실리콘 게이트(36)에 중첩(Overlap)되어 넓은 면적을 차지하여 소자 축소화(Scaling) 등의 문제점이 있었다.
따라서, 본 발명의 목적은 3차원적으로 집적화된 작은 사이즈(Size)인 반도체 메모리 소자의 셀 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 셀 제조방법은 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성하는 공정과, 상기 반도체 기판 전면에 절연층을 형성하는 공정과, CMP 방법으로 상기 절연층 및 상기 제 1 게이트의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과, 상기 제 1 게이트의 상부 표면 및 상기 절연층 상에 제 2 게이트를 형성하는 공정과, 상기 제 2 게이트의 표면상에 게이트 절연막을 형성하는 공정과, 상기 제 2 게이트의 측벽에 상기 게이트 절연막을 개재한 박막 폴리실리콘의 스페이서를 형성하는 공정과, 상기 박막 폴리실리콘에 P 채널 박막 트랜지스터를 형성하는 공정을 구비한다.
도 1은 에스 램 셀의 회로도를 보여주는 개략도이다.
도 2a 내지 도 2 e는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 종래기술에 따른 제조 공정을 보여주는 단면도이다.
도 3a 내지 도 3 e는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 본 발명에 따른 제조 공정을 보여주는 단면도이다.
도 4는 도 3e 에서 보여준 제조 공정 단면도의 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3e는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 본 발명에 따른 제조 공정을 보여주는 단면도이다.
도 3a를 참조하면, P 형의 반도체 기판(61)에 선택적으로 소자격리영역(65)이 형성되며, 두께 100Å 의 실리콘 산화막의 게이트 산화막(67)을 개재하여 고농도로 도핑된 두께 3500Å의 폴리실리콘 게이트(Gate, 69a)을 형성하고, 상기 게이트(69a)를 마스크로 하여 상기 게이트(69a)의 양측에 고농도의 N+ 소스 및 드레인 영역(73)을 형성한다. 이어서 절연층으로 CVD 산화막(75a)을 3000Å의 두께로 기판 전면에 증착 형성한다.
도 3b를 참조하면, CMP(Chemical Mechanical Polishing)방법으로 CVD 산화막(75a) 및 폴리실리콘 게이트(Gate, 69a)의 일부(Partial Portion)를 제거하여 폴리실리콘 게이트(Gate, 69) 과 폴리실리콘 게이트(Gate, 69)의 에지(Edge)부 및 기판부위에서 폴리실리콘 게이트(Gate, 69)의 상부표면과 단차가 없는 CVD 산화막(75)으로 기판 전체를 평탄화한다.
상기 CMP 방법으로 두께 3500Å의 폴리실리콘 게이트(Gate, 69a)는 두께 2500Å의 폴리실리콘 게이트(Gate, 69)가 되며, 두께 3000Å의 CVD 산화막(75a)은 두께 2500Å의 CVD 산화막(75)이 된다.
상기에서 기판위에 형성된 하부 폴리실리콘(Lower Polysilicon) 게이트(69)는 에스 램 셀의 N 채널 풀 다운(Pull Down) 트랜지스터이다.
도 3c를 참조하면, 기판 전면에 고농도로 도핑된 폴리실리콘층(86a)을 증착형성하며, 리쏘그래피 방법으로 레지스트 막(101)을 패터닝한다.
도 3d를 참조하면, 상기 레지스트 막(101)을 마스크로 하여 플라즈마 이방성 RIE(Reactive Ion Etching)방법으로 노출된 폴리실리콘층(86a)을 식각하여 폴리실리콘층(86)을 형성한다. 이어서 산화막 또는 질화막의 단일층, 또는, 산화막과 질화막과 산화막의 다층구조로 이루어진 게이트 절연막(91)을 폴리실리콘층(86)의 상부 표면(Upper Surface) 과 측면(Sides) 및 CVD 산화막(75) 표면에 증착 형성한다. 그리고 500 ~1500Å 사이의 두께를 갖는 박막 폴리실리콘 층(92a)을 게이트 절연막(91)상에 CVD 방법으로 증착한다.
상기에서 박막 폴리실리콘층(86)은 기판위에 형성된 하부(Lower) 폴리실리콘 (Polysilicon) 게이트(69)에 대하여 물리적, 전기적 콘택(Electrical Contact)을 형성한다.
도 3e를 참조하면, 폴리실리콘 층(92a)을 플라즈마 선택 이방성 RIE 방법으로 폴리실리콘층(86)의 측벽(Sides)에 박막 폴리실리콘 층(92)으로 구성된 스페이서(Spacers)를 형성한다. 박막 폴리실리콘 층의 스페이서(Spacers)(92)는 폴리실리콘층(86)의 에지에 측면적으로 형성된다. 게이트 절연막(91)은 스페이서(Spacers)(92) 와 폴리실리콘층(86)사이에 놓여 있다. 이어서 리쏘그래피 방법으로 패터닝된 레지스트 막(도시 안 함)을 마스크로 하여 통상의 이온주입 방법으로 폴리실리콘 층의 스페이서(Spacers)(92)를 도핑하여 저농도로 도핑된 P 채널 영역, P-LDD 영역 과 P+ 소스/드레인 영역을 형성한다(도시 안함). 단면도로 나타날 수 없는 P 채널 영역, P-LDD 영역 과 P+ 소스/드레인 영역은 평면도로 이용하여 도 4에서 설명한다.
상기에서 폴리실리콘 층의 스페이서(Spacers)(92)으로 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터를 형성한다. 그리고 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 게이트는 폴리실리콘층(86)이며, 상기 폴리실리콘층(86)는 N 채널 풀 다운(Pull Down) 트랜지스터의 게이트인 하부(Lower) 폴리실리콘 (Polysilicon) 게이트(69)에 대하여 물리적(Physical) 및 전기적 콘택(Electrical Contact)을 형성한다.
도 4는 도 3e 에서 보여준 제조 공정 단면도의 평면도이다.
도 4를 참조하면, (73)은 폴리실리콘 게이트(Gate, 69)의 양측에 형성된 고농도의 N+ 소스 및 드레인 영역이며, (91)는 폴리실리콘층(86)과 스페이서(Spacers)(92)사이에 형성된 게이트 절연막이며, (95)는 폴리실리콘 층(92)을 도핑하여 저농도로 도핑된 P 채널 영역이며, (97)은 P+ 소스/드레인 영역이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 소자의 셀 제조방법은 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성하는 공정과, 상기 반도체 기판 전면에 절연층을 형성하는 공정과, CMP 방법으로 상기 절연층 및 상기 제 1 게이트의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과, 상기 제 1 게이트의 상부 표면 및 상기 절연층 상에 제 2 게이트를 형성하는 공정과, 상기 제 2 게이트의 표면상에 게이트 절연막을 형성하는 공정과, 상기 제 2 게이트의 측벽에 상기 게이트 절연막을 개재한 박막 폴리실리콘의 스페이서를 형성하는 공정과, 상기 박막 폴리실리콘에 P 채널 박막 트랜지스터를 형성하는 공정을 구비한다.
따라서, 본 발명은 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 게이트와 N 채널 풀 다운(Pull Down) 트랜지스터의 게이트인 하부(Lower) 폴리실리콘 (Polysilicon) 게이트를 물리적(Physical) 및 전기적 콘택(Electrical Contact)의단일 게이트(Single Gate)로 구성하여 공정을 단순화하며, P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 게이트의 측벽에 형성된 폴리실리콘층에 P 채널 영역 및 P+ 소스/드레인 영역을 형성하여 셀 사이즈(Size)를 작게 할 수 있는 잇점이 있다.
Claims (5)
- 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성하는 공정과,상기 반도체 기판 전면에 절연층을 형성하는 공정과,CMP 방법으로 상기 절연층 및 상기 제 1 게이트의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과,상기 제 1 게이트의 상부 표면 및 상기 절연층 상에 제 2 게이트를 형성하는 공정과,상기 제 2 게이트의 표면상에 게이트 절연막을 형성하는 공정과,상기 제 2 게이트의 측벽에 상기 게이트 절연막을 개재한 박막 폴리실리콘의 스페이서를 형성하는 공정과,상기 박막 폴리실리콘에 P 채널 박막 트랜지스터를 형성하는 공정을 구비하는 반도체 메모리 소자의 셀 제조방법.
- 청구항 1항에 있어서, 상기 제 1 게이트는 N 채널 풀 다운 트랜지스터의 게이트로 이루어지는 반도체 메모리 소자의 셀 제조방법.
- 청구항 1항에 있어서, 상기 제 2 게이트는 P 채널 풀 업 트랜지스터의 게이트로 이루어지는 반도체 메모리 소자의 셀 제조방법.
- 청구항 1항에 있어서, 상기 제 2 게이트는 상기 제 1 게이트에 대하여 물리적, 전기적 콘택을 형성하는 반도체 메모리 소자의 셀 제조방법.
- 청구항 1항에 있어서, 상기 게이트 절연막은 산화막 또는 질화막의 단일층, 또는, 산화막과 질화막과 산화막의 다층구조로 이루어지는 반도체 메모리 소자의 셀 제조방법.
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Applications Claiming Priority (1)
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| KR1019990014228A KR100318318B1 (ko) | 1999-04-21 | 1999-04-21 | 반도체 메모리 소자의 셀 제조방법 |
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