KR20030032836A - 수직형 디바이스 집적화를 사용하여 자기정렬 ｃｍｏｓ인버터를 형성하는 방법 - Google Patents

수직형 디바이스 집적화를 사용하여 자기정렬 ｃｍｏｓ인버터를 형성하는 방법 Download PDF

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Abstract

본 발명에 의하면, 집적 회로 디바이스 내에 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 형성하기 위한 방법이 달성된다. 기판은 실리콘 주입 산화물(SIMOX)을 포함하고, 산화물 층은 하위 및 상위 실리콘 층들 사이에 개재된다. 이온은 상위 실리콘 층의 제 1 부분에 선택적으로 주입되어, NMOS 트랜지스터용 드레인, 채널 구역, 및 소스를 형성한다. 드레인은 산화물 층 바로 위에 형성되고, 채널 구역은 드레인 위에 형성되며, 소스는 채널 구역 위에 형성된다. 이온은 상위 실리콘 층의 제 2 부분에 선택적으로 주입되어, PMOS 트랜지스터용 드레인, 채널 구역, 및 소스를 형성한다. 드레인은 산화물 층 바로 위에 형성되고, PMOS 채널 구역은 드레인 위에 형성되며, 소스는 채널 구역 위에 형성된다. PMOS 트랜지스터 드레인은 상기 NMOS 트랜지스터 드레인과 접촉한다. 게이트 트렌치는 NMOS 및 PMOS 소스 및 채널 구역을 통해 에칭된다. 게이트 트렌치는 NMOS 및 PMOS 드레인에서 종료되며, NMOS 및 PMOS 채널 구역의 측벽을 노출시킨다. 게이트 산화물 층은 NMOS 및 PMOS 채널 구역 위에 형성되며 게이트 트렌치를 채운다. 폴리실리콘 층은 폴리실리콘 측벽을 형성하도록 증착 및 에칭되어, 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍의 게이트를 형성한다.

Description

수직형 디바이스 집적화를 사용하여 자기정렬 ＣＭＯＳ 인버터를 형성하는 방법{A method to form a self-aligned CMOS inverter using vertical device integration}
본 발명은 반도체 디바이스 제조 방법에 관한 것으로서, 특히 집적 회로 디바이스의 제조시에 높은 패킹 밀도의 수직형 CMOS 디바이스 제조에 관한 것이다.
현재의 CMOS 초미세 기술에 있어서, MOS 트랜지스터는 반도체 기판의 표면을 수평방향으로 가로질러 형성된다. 상기 기술은 폴리실리콘 최소 선폭 크기[polysilicon line width critical dimension(CD)]의 매우 정밀한 제어를 필요로 한다. 이러한 정밀성을 달성하기 위해, 리소그래피 및 에칭 기술은 지속적으로 개선되어야만 하고, 실질적으로 추가의 공정 규모를 제한하게 된다.
CMOS 집적화에 대한 두번째 접근법은 트랜지스터 구조체를 반도체 기판 내로 수직하게 제조하는 것이다. 각각의 트랜지스터 또는 로직 디바이스에 대한 푸트프린트(footprint), 즉 표면적 필요조건은 기판의 깊이를 이용함으로써 감소될 수 있다. 상기 수직 집적화 구성에서 특히 중요한 것은 메탈 상호접속, 즉 배선, 공정 복잡성, 자기정렬, 및 현재의 공정 기술과의 호환성이다.
몇몇 종래 기술은 반도체 기판에 수직형 디바이스를 형성하는 방법을 개시하고 있다. 라게(Lage) 등에 의한 미국특허 제5,285,093호에는 트렌치(trench) 구조를 갖는 메모리 셀이 기술되어 있다. p-타입 및 n-타입 실리콘이 교대로 적층된 6층의 스택이 트렌치에 의해 단면으로 도시된다. 산화물 층은 증착된다. 폴리실리콘 층은 증착되고, 트렌치에 의해 노출되는 p-타입 및 n-타입 층 위에 놓이는 공통 게이트를 형성한다. 메모리 디바이스는 이러한 구조를 이용하여 구성된다. 케니(Kenney)에 의한 미국특허 제5,641,694호에는 수직형 트랜지스터 및 메모리 셀을 형성하는 방법이 개시되어 있다. 트렌치는 p-타입 및 n-타입 층들의 스택을 통해 에칭된다. 추가의 에피택시얼 층(epitaxial layer)들은 트렌치 내측에서 성장하여 트랜지스터 노드(nodes)를 형성한다. IBM Technical Disclosure Bulletin, 1985년 5월호, 7046쪽 내지 7048쪽에는 래치업 레지스턴트(latch-up resistant) CMOS 인버터 디바이스 형성 방법이 기술되어 있다. n-채널 트랜지스터는 트렌치의 바닥부에 형성된다. p-채널 트랜지스터는 트렌치들 사이의 기판 표면에 횡방향으로 형성된다. 닝(Ning) 등에 의한 미국특허 제5,723,370호에는, 트렌치 측벽상에 수직형 CMOS 디바이스를 형성하는 방법이 개시되어 있다. 그 방법은 매입된 층(buried layer)들이 제공하는 장점을 취할 수 없다. 트렌치들은 STI의 형성 이후에 반도체 기판 내로 에칭된다. 그후, 폴리실리콘은 트렌치 바닥부에 증착된다. 그후, 폴리실리콘은 선택적으로 이온 주입되어 p-타입 및 n-타입 구역을 형성한다. 게이트 산화물은 트렌치 측벽들에 증착된다. 이온은 각지게 주입하는 기술을 이용하여, 트렌치의 측벽들에 주입되어 채널 구역을 형성한다. 추가의 폴리실리콘 및 산화물 층들이 트렌치 내로 증착되어 디바이스를 구성한다. 피치(Fitch) 등에 의한 미국특허 제5,308,778호에는 트렌치의 내측에 수직형 트랜지스터 및 로직 게이트를 형성하는 방법이 개시되어 있다. 유전체 및 폴리실리콘의 스택은 기판 위로 형성된다. 트렌치는 스택을 통해 에칭된다. 확산 구역은 트렌치 바닥부에 형성된다. 게이트 산화물은 측벽들의 노출된 폴리실리콘상에서 성장된다. 그후, 도프된 실리콘 구역들은트렌치의 내측에서 에피택시(epitaxy)에 의해 성장되어, 드레인 구역, 채널 구역 및 소스 구역을 형성한다. 티와리(Tiwari) 등에 의한 미국특허 제5,757,038호에는 초박 채널(ultra-thin channel) FET 디바이스를 형성하는 방법이 기술되어 있다. 3-층 스택은 기판 위로 에피택시얼(결정축에 따라서)하게 성장된다. 기둥 구조가 에칭에 의해 점진적으로 형성된다. 미츠이(Mitsui)에 의한 미국특허 제5,480,838호에는 더블-게이트 MIS 트랜지스터를 형성하는 방법이 기술되어 있다. 반도체 기판 내에는 기둥들이 에칭에 의해 형성된다. 이온 주입은 소스 구역 및 드레인 구역을 형성하는데 사용된다.
본 발명의 주된 목적은 집적 회로 디바이스의 제조에 있어서 밀착-배치된 CMOS 인버터를 제조하는 매우 효과적인 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 수직형 NMOS 및 PMOS 트랜지스터를 형성함으로써 밀착-배치된 CMOS 인버터를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 실리콘 주입 산화물(silicon implanted oxide) 기판에 수직형 NMOS 및 PMOS 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 NMOS 및 PMOS 디바이스를 분리시키고 채널 구역들의 측벽 및 인버터 쌍의 공통 드레인에 액세스를 제공하기 위해 트렌치를 사용하여 수직형 CMOS 트랜지스터를 제조하는 것이다.
본 발명의 또다른 목적은 접촉 저항을 감소시키기 위해 최소 면적을 사용하며 자기정렬 실리사이드(salicide; 샐리사이드)를 이용하는 CMOS 인버터 쌍을 접속시키는 것이다.
본 발명의 또다른 목적은 독특한 배열로 결합되는 현재의 공정 기술을 사용하여 신규한 밀착-배치된 CMOS 인버터 디바이스를 제공하는 것이다.
이러한 본 발명의 목적들에 따르면, 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 집적 회로 디바이스에 형성하는 방법이 달성된다. 기판은 실리콘 주입 산화물을 포함하고, 산화물 층은 상위 및 하위(overlying and underlying) 실리콘 층들 사이에 개재된다. 이온은 NMOS 트랜지스터용 드레인, 채널 구역 및 소스를 형성하기 위해 상위 실리콘 층의 제 1 부분 내로 선택적으로 주입된다. 상기 드레인은 산화물 층 바로 위에 형성되고, 채널 구역은 드레인 위에 형성되며, 소스는 채널 구역 위에 형성된다. 또한, 이온은 PMOS 트랜지스터용 드레인, 채널 구역 및 소스를 형성하기 위해 상위 실리콘 층의 제 2 부분 내로 선택적으로 주입된다. 상기 드레인은 산화물 층의 바로 위에 형성되고, PMOS 채널 구역은 드레인의 위에 형성되며, 소스는 채널 구역 위에 형성된다. PMOS 트랜지스터 드레인은 상기 NMOS 트랜지스터 드레인과 접촉한다. 게이트 트렌치는 NMOS 및 PMOS 소스 및 채널 구역을 통해 에칭된다. 게이트 트렌치는 NMOS 및 PMOS 드레인에서 종료하고, NMOS 및 PMOS 채널 구역의 측벽들을 노출시킨다. 게이트 산화물 층은 NMOS 및 PMOS 채널 구역의 위로 게이트 트렌치를 따라 형성된다. 폴리실리콘 층은 게이트 산화물 층 위로 증착된다. 폴리실리콘 층이 에칭되어 폴리실리콘 측벽을 형성하고, 그에 따라 집적 회로 디바이스의 제조에 있어서 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍의 게이트를 형성한다.
또한, 상기 본 발명의 목적들에 따르면, 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍은 먼저, 실리콘 주입 산화물을 포함하는 기판을 구비하여 달성되고, 여기서 산화물 층은 상위 및 하위 실리콘 층들 사이에 개재된다. 수직형 NMOS 트랜지스터는 위의 실리콘 층에 위치된다. 수직형 NMOS 트랜지스터는 먼저, 산화물 층 위에 드레인을 포함한다. 채널 구역은 드레인 위에 놓인다. 소스는 채널 구역 위에 놓인다. 게이트 트렌치는 드레인의 상부 표면 및 채널 구역의 수직 표면을 노출시킨다. 마지막으로, 게이트는 사이에 게이트 산화물 층을 두고 채널 구역의 수직 표면에 인접하는 폴리실리콘 측벽 스페이서를 포함한다. 결국, 수직형 PMOS 트랜지스터는 위의 실리콘 층에 위치된다. PMOS 트랜지스터는 먼저, 산화물 층 위에 드레인을 포함한다. 그 드레인은 수직형 NMOS 트래지스터의 드레인과 접촉한다. 채널 구역은 드레인 위에 놓인다. 소스는 채널 구역 위에 놓인다. 게이트 트렌치는 드레인의 상부 표면 및 채널 구역의 수직 표면을 노출시킨다. 마지막으로, 게이트는 사이에 게이트 산화물 층을 두고 채널 구역의 수직 표면에 인접하는 폴리실리콘 측벽 스페이서를 포함한다.
도 1 내지 도 12는 본 발명의 바람직한 실시예를 개략적으로 도시한 단면도.
도 13은 본 발명의 바람직한 실시예의 평면 배치도.
도 14는 본 발명의 바람직한 실시예를 선택적으로 개략적으로 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 하위 실리콘 층14 : 산화물 층
18 : 상위 실리콘 층22, 34, 44 : 포토레지스트 층
28, 40 : 드레인30, 42 : 채널 구역
32, 43 : 소스45 : 트렌치
48, 92 : 마스크50 : 게이트 트렌치
86 : 게이트 산화물 층90 : 폴리실리콘 층
94 : 층간 유전층98, 102, 106 : 접촉 개구
110 : 메탈 실리사이드 층114 : 텅스텐 층
118 : 알루미늄 층204 : 액티브 마스크
첨부 도면들에는 본 발명을 형성하는 단계가 도시된다.
본 발명의 방법은 기판에 CMOS 인버터 쌍을 형성하는데 적용된다. 본 발명이 그 범위로부터 일탈함이 없이 적용 및 확대될 수 있다는 것을 당업자라면 이해할 것이다. 또한, 본 발명의 디바이스는 본 발명의 범위로부터 일탈함이 없이 변경 및 확대될 수 있다.
특히, 도 1을 참조하면, 바람직한 실시예의 부분적으로 완성된 집적 회로 디바이스의 단면도가 도시되어 있다. 본 발명의 몇가지 중요한 양태들이 도시된다. 기판(10, 14, 및 18)이 제공된다. 기판(10, 14, 18)은 양호하게는, 실리콘 주입 산화물(SIMOX) 웨이퍼를 포함한다. SIMOX 웨이퍼는 하위(underlying) 실리콘 층(10), 산화물 층(14), 및 상위(overlying) 실리콘 층(18)을 포함한다. 산화물 층(14)은 양호하게는, 약 500Å 내지 1,500Å의 두께를 갖는 실리콘 디옥사이드를 포함한다. 상위 실리콘 층(18)은 CMOS 인버터 디바이스용 기판으로서 기능한다. 이러한 절연층상의 실리콘(silicon on isolation; SOI) 구성은 디바이스가 하위 실리콘 층(10)으로부터 전기적으로 절연되게 형성되도록 한다. 상위 실리콘 층(18)은 양호하게는, 약 2,000Å 내지 3,000Å의 두께를 갖는다. 상위 실리콘 층(18)은 양호하게는, 약 6 Ohms(Ω)-cm 내지 9 Ω-cm의 저항을 갖는다.
도 2를 참조하면, 이온은 상위 실리콘 층(18) 내로 선택적으로 주입(26)되어, 의도한 NMOS 트랜지스터용 드레인(28), 채널 구역(30), 및 소스(32)를 형성한다. 상위 실리콘 층(18)은 먼저, NMOS 트랜지스터가 형성되는 위치의 실리콘 층(18)의 일부분만이 주입(26)을 수용하도록 마스킹된다. 포토레지스트 층(22)이 적용되고 종래의 노출 및 현상 공정을 이용하여 패터닝될 수 있다. 이온 주입법은 양호하게는, 3단계로 이루어진 일련의 주입 단계를 포함한다. 드레인 단계에서, 이온은 상위 실리콘 층(18) 내로 깊게 주입(26)되어, 산화물 층(14) 바로 위에 n+ 드레인(28)을 형성한다. 드레인 이온 주입(26)은 양호하게는, 약 220 KeV 내지 500KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 비소 이온을 주입하는 단계를 포함한다. 상기와 같이 형성된 NMOS 트랜지스터 드레인(28)은 양호하게는, 약 900Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함한다.
NMOS 채널 구역 단계에서, 이온은 상위 실리콘 층(18) 내로 주입(26)되어, 상기 드레인(28) 위에 p-타입 채널 구역(30)을 형성한다. 상기와 같이 형성된 NMOS 트랜지스터 채널 구역(30)은 양호하게는, 약 500Å 내지 1,000Å의 접합 두께 및 약 1×1017ions/㎤ 내지 5×1018ions/㎤ 의 농도를 포함한다.
NMOS 소스 단계에서, 이온은 상위 실리콘 층(18) 내로 얕게 주입(26)되어, 채널 구역(30) 위에 n+ 소스(32)를 형성한다. 소스 이온 주입(26)은 양호하게는, 약 45 KeV 내지 70 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 비소 이온을 주입하는 단계를 포함한다. 상기와 같이 형성된 NMOS 트랜지스터 소스(32)는 양호하게는, 약 800Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함한다. 이온 주입 단계에 이어서, 포토레지스트 층(22)이 제거된다.
이제, 도 3을 참조하면, 이온은 상위 실리콘 층(18) 내로 선택적으로 주입(38)되어, 의도된 PMOS 트랜지스터용 드레인(40), 채널 구역(42), 및 소스(43)를 형성한다. 본 기술은 본질적으로, NMOS 트랜지스터에 사용된 기술과 동일하다. 상위 실리콘 층(18)은 먼저, PMOS 트랜지스터가 형성되는 위치의 실리콘 층(18)의 일부분만이 주입(38)을 수용하도록 마스킹된다. 포토레지스트 층(34)이 적용되고 종래의 노출 및 현상 공정을 이용하여 패터닝될 수 있다. 이온 주입법은 양호하게는, 3단계로 이루어진 일련의 주입 단계를 포함한다. 드레인 단계에서, 이온은 상위 실리콘 층(18) 내로 깊게 주입(38)되어, 산화물 층(14) 바로 위에 p+ 드레인(40)을 형성한다. 또한, PMOS 드레인(40)은 NMOS 드레인(28)과 접촉하도록 형성된다. 드레인 이온 주입(38)은 양호하게는, 약 40 KeV 내지 90 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 붕소 이온을 주입하는 단계를 포함한다. 상기와 같이 형성된 PMOS 트랜지스터 드레인(40)은 양호하게는, 약 900Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함한다.
PMOS 채널 구역 단계에서, 이온은 상위 실리콘 층(18) 내로 주입(38)되어, 상기 p+ 드레인(40) 위에 n-타입 채널 구역(42)을 형성한다. 상기와 같이 형성된 PMOS 트랜지스터 채널 구역(42)은 양호하게는, 약 500Å 내지 1,000Å의 접합 두께 및 약 1×1017ions/㎤ 내지 5×1018ions/㎤ 의 농도를 포함한다.
PMOS 소스 단계에서, 이온은 상위 실리콘 층(18) 내로 얕게 주입(38)되어, 채널 구역(42) 위에 p+ 소스(43)를 형성한다. 소스 이온 주입(38)은 양호하게는,약 2 KeV 내지 4 KeV 의 에너지 및 약 2×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 붕소 이온을 주입하는 단계를 포함한다. 상기와 같이 형성된 PMOS 트랜지스터 소스(43)는 양호하게는, 약 800Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함한다. 나머지 포토레지스트 마스크(34)가 제거된다. 본 발명에 대해서 특히 중요한 점은 PMOS 트랜지스터 드레인(40)이 NMOS 트랜지스터 드레인(28)에 인접되게 형성되어 접촉한다는 점이다. 이는 완성된 인버터 디바이스에 대해 공통 드레인 접촉을 허용하기 때문에 명백한 특징이다.
도 4를 참조하면, 섈로우 트렌치 절연(shallow trench isolations; STI)용 트렌치(45)는 상위 실리콘 층(18)을 통해 산화물 층(14)에 대해 에칭된다. 포토레지스트 층(44)은 액티브, 즉 비-STI(non-STI) 구역을 한정하는데 사용될 수 있다.
도 5를 참조하면, 유전층(46)은 트렌치를 채우도록 증착된다. 그후, 유전층(46)은 불필요한 물질을 제거하도록 연마된다. 상기 STI(46)는 의도된 CMOS 인버터의 상위 실리콘 층의 절연을 완성한다.
도 6을 참조하면, 본 발명의 중요한 양태가 도시된다. 게이트 트렌치(50)는 상위 실리콘 층(18) 내로 에칭된다. 게이트 트렌치(50)의 바닥부는 NMOS 트랜지스터 드레인(28) 및 PMOS 트랜지스터 드레인(40)의 상부에서 종료한다. 게이트 트렌치(50)는 상위 실리콘 층(18)을 NMOS 측부와 PMOS 측부로 분할한다는 점에 주의해야 한다. NMOS 측부는 NMOS 트랜지스터 드레인(28) 위의 나머지 상위 실리콘층(18)에 대응한다. PMOS 측부는 PMOS 트랜지스터 드레인(40) 위의 나머지 상위 실리콘 층(18)에 대응한다. 게이트 트렌치(50)는 양호하게는, 건식 플라즈마 공정 및 에칭 마스크(48)를 사용하여 에칭된다.
도 7을 참조하면, 본 발명의 다른 중요한 양태가 도시된다. 게이트 산화물 층(86)은 NMOS 소스, 채널 구역, 및 드레인(32, 30, 및 28)과 PMOS 소스, 채널 구역, 및 드레인(43, 42, 및 40)의 위에 형성된다. 게이트 산화물 층(86)은 완성된 CMOS 트랜지스터 쌍을 위한 게이트 유전체를 형성하게 된다. 게이트 산화물 층(86)은 양호하게는, 열산화(thermal oxidation) 공정에 의해 성장된다. 얇게 도프된 구역(30, 42)과 그 구역에 인접하는 두껍게 도프된 구역(32, 28, 43, 및 40) 위에서의 상이한 성장 속도로 인해 게이트 산화물 층(86)의 두께가 변한다. 채널 구역(30, 42)에 인접하는 게이트 산화물 층(86)의 두께는 완성된 트랜지스터를 위한 임계 산화물 두께이다. 게이트 산화물 층(86)은 양호하게는, 약 15Å 내지 20Å의 두께로 형성된다.
폴리실리콘 층(90)은 게이트 산화물 층(86) 위에 증착된다. 폴리실리콘 층(90)은 CMOS 트랜지스터 쌍의 게이트 노드(gate node)를 형성하게 된다. 폴리실리콘 층(90)은 양호하게는, 약 1×1021atoms/㎤의 제위치(in-situ) 인(phosphorous) (n-타입) 도핑을 갖는 저압 CVD 공정을 사용하여 증착된다. 폴리실리콘 층(90)은 양호하게는, 약 800Å 내지 1,200Å의 두께로 증착된다.
도 8을 참조하면, 본 발명의 특히 중요한 양태가 도시된다. 폴리실리콘층(90)은 폴리실리콘 측벽 스페이서(90a) 즉, 밀착-배치된 NMOS 및 PMOS 트랜지스터 쌍의 게이트(90a)를 교대로 형성하기 위해 에칭된다. 마스크(92)는 먼저, 폴리실리콘 상호접속부(90b)가 필요해지는 영역에서 폴리실리콘 층을 보호하기 위해 형성될 수 있다. 후술되는 바와 같이, 이러한 마스크(92)는 트랜지스터 게이트(90a)에 대한 접속을 한정하는데 사용될 수 있다. 에칭 공정은 양호하게는, 게이트 산화물 층(86)의 실리콘 디옥사이드 위에서 선택적으로 폴리실리콘 층(90)을 침식하는 건식 플라즈마 공정에서의 이방성 에칭을 포함한다. 사이에 게이트 산화물 층(86)을 두고 NMOS 채널 구역(30) 및 PMOS 채널 구역(42)에 인접하는 나머지 폴리실리콘 층(90a)은 트랜지스터 게이트를 형성한다.
도 9를 참조하면, 층간 유전층(interlevel dielectric layer; ILD)(94)은 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 위로 증착된다. ILD 층(94)의 목적은 후속하여 형성되는 CMOS 쌍에 대한 접점들을 전기적으로 절연시키는 것이다. ILD 층(94)은 양호하게는, 예를 들어, CVD에 의해 증착되는 실리콘 디옥사이드와 같은 절연 물질을 포함한다. 증착에 이은, 화학기계적 연마(chemicalmechanical polishing; CMP)와 같은 연마 공정은 ILD 층(94)을 평탄화하는데 사용된다.
그후, 접촉 개구(98, 102, 106)가 층간 유전층(94)을 통해 형성되어, 상기 PMOS 트랜지스터 소스(43) 및 드레인(40)과 상기 NMOS 소스(32) 및 드레인(28)을 노출시킨다. 이들 접촉 개구(98, 102, 106)는 마스킹 층(도시되지 않음)을 사용하는 건식 플라즈마 에칭 공정을 사용하여 형성될 수 있다. NMOS 트랜지스터 드레인(28)과 PMOS 트랜지스터 드레인(40)이 단일 개구(106)를 사용하여 접촉될 수있다는 점에 유의해야 한다.
도 10을 참조하면, 메탈 실리사이드 층(110)이 NMOS 트랜지스터 소스(32) 및 드레인(28)과 PMOS 트랜지스터 소스(43) 및 드레인(40)상에 형성된다. 특히, 층간 유전층(94) 및 그 층 내에 형성되는 개구가 존재하기 때문에, 자기정렬 실리사이드(샐리사이드) 공정이 사용될 수 있다. 이러한 공정에서, 도시되지 않은 티타늄(Ti) 또는 코발트(Co) 등과 같은 메탈층은 ILD 층(94) 위에 증착되고 접촉 개구(98, 102, 106)를 채운다. 소결 공정이 실행되고, 상기 메탈층은 노출된 상위 실리콘 층(18)과 반응하여, 각각의 접촉 개구 내에 메탈 실리사이드 층(110)을 형성한다. 메탈 실리사이드 층(110)에 의해 접촉 저항이 감소되고 디바이스 성능이 향상된다. 그후, 나머지 메탈층은 습식 화학 세정에 의해 제거된다.
도 11 및 도 12를 참조하면, 메탈층(114, 118)은 개구(98, 102, 106)를 채우도록 증착된다. 이러한 메탈층(114, 118)은 양호하게는, 텅스텐(W) 플러그(114)와 알루미늄(Al) 접속 라인(118)의 2-레벨 조합을 포함한다. 먼저, 도 11을 참조하면, 텅스텐 층(114)은 ILD 층(94) 위에 증착되어 개구(98, 102, 106)를 채운다. 이러한 텅스텐 층(114)은 CMP 기술을 이용하여 연마되어 텅스텐 플러그(114)를 형성한다. 이제, 도 12를 참조하면, 알루미늄 층(118)이 ILD 층(94)과 텅스텐 플러그(114) 위에 증착된다. 그후, 알루미늄 층(118)은 에칭에 의해 패터닝되어, 접속 라인(118)을 형성한다.
본 발명에서 특히 중요한 점은, 완성된 CMOS 인버터가 배치 면적을 감소시키도록 NMOS 및 PMOS 트랜지스터의 수직 형성을 이용하는 매우 치밀한 배치를 가진다는 점이다. NMOS 트랜지스터 소스(32)는 VSS 그라운드에 용이하게 접속될 수 있다. PMOS 트랜지스터 소스(43)는 VDD 서플라이에 접속될 수 있다. NMOS 트랜지스터 및 PMOS 트랜지스터의 공통 드레인(28, 40)은 공통 출력 노드(B)에 접속된다. CMOS 트랜지스터 쌍의 게이트(90a)는 공통 입력 노드(A)에 접속된다.
도 13을 참조하면, 본 발명의 바람직한 실시예의 평면 배치도가 도시된다. 액티브 마스크(204)는 액티브 구역(내부) 및 STI 구역(외부)을 한정한다. NMOS 소스 및 드레인 마스크(200)는 드레인, 채널 구역, 및 소스 주입이 NMOS 트랜지스터에 대해 수행되는 위치를 한정한다. PMOS 소스 및 드레인 마스크(202)는 드레인, 채널 구역, 및 소스 주입이 PMOS 트랜지스터에 대해 수행되는 위치를 한정한다. 게이트 트렌치 마스크(212)는 게이트 트렌치가 에칭되는 위치를 한정한다. 게이트 산화물 층은 트렌치 측벽상에 W1의 두께로 형성된다. 폴리실리콘 측벽은 W2의 두께로 형성된다. 접촉 마스크(208a, 208b, 208c)는 층간 유전층 내에 접촉 개구를 형성한다.
도 14를 참조하면, 선택적인 단면도가 도시된다. 폴리실리콘 상호접속부(90b)가 인버터에 수직한 방향으로 트렌치의 측벽에 포개진다는 점에 유의해야 한다. 폴리실리콘 게이트(90a)는 도 8의 에칭 및 폴리실리콘 마스크(22)를 사용하여 형성된 폴리실리콘 상호접속부(90b)에 의해 접촉된다.
다시, 도 12를 참조하면, 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍은 먼저, 실리콘 주입 산화물을 포함하는 기판을 구비하는 것으로 도시되고, 여기서, 산화물 층(14)은 하위 및 상위 실리콘 층들(10, 18) 사이에 개재된다. 수직형 NMOS트랜지스터는 상위 실리콘 층(18)에 위치된다. 수직형 NMOS 트랜지스터는 먼저, 산화물 층(14) 위에 드레인(28)을 포함한다. 채널 구역(30)은 드레인(28) 위에 놓인다. 소스(32)는 채널 구역(30) 위에 놓인다. 게이트 트렌치는 드레인의 상부 표면 및 채널 구역의 수직 표면을 노출시킨다. 마지막으로, 게이트는 사이에 게이트 산화물 층(86)을 두고 채널 구역(30)의 수직 표면에 인접하는 폴리실리콘 측벽 스페이서(90a)를 포함한다. PMOS 트랜지스터 역시 상위 실리콘 층(18)에 위치된다. PMOS 트랜지스터는 먼저, 산화물 층(14) 위에 드레인(40)을 포함한다. 드레인(40)은 수직형 NMOS 트랜지스터 드레인(28)과 접촉한다. 채널 구역(42)은 드레인(40) 위에 놓인다. 소스(43)는 채널 구역(42) 위에 놓인다. 게이트 트렌치는 드레인의 상부 표면과 채널 구역(42)의 수직 표면을 노출시킨다. 마지막으로, 게이트는 PMOS 트랜지스터를 완성하기 위해 사이에 게이트 산화물 층(86)을 두고 채널 구역의 수직 표면에 인접하는 폴리실리콘 측벽 스페이서(90a)를 포함한다. NMOS 및 PMOS 트랜지스터 쌍은 메탈층(114, 118)에 의해 접속되어 CMOS 인버터 디바이스를 완성한다.
이제, 본 발명에 따른 방법의 장점이 열거된다. 첫째로, CMOS 인버터를 형성하기 위한 효과적인 공정이 달성된다. 둘째로, 본 발명의 방법은 매우 밀착-배치된 CMOS 트랜지스터 쌍이 수직형 NMOS 및 PMOS 트랜지스터를 사용하여 형성되도록 한다. 셋째로, SIMOX 기판 및 STI 구역을 사용하여 인버터 디바이스가 전기적으로 절연된다. 넷째로, 트렌치의 일측부에 NMOS 트랜지스터를 형성하고 트렌치의 다른 측부에 PMOS 트랜지스터를 형성함으로써, 공통 드레인 접촉부의 효과적인 배치가 가능해진다. 다섯째로, 본 발명의 방법은 샐리사이드를 용이하게 사용한다.
바람직한 실시예에 도시된 바와 같이, 본 발명은 집적 회로 디바이스의 제조에 있어서 밀착-배치된 수직형 CMOS 인버터를 제공하기 위한 신규한 장치 및 제조 방법을 제공한다.
본 발명이 바람직한 실시예들을 참조로 특정하게 도시 및 설명되었지만, 본 발명의 정신 및 범위로부터 일탈함이 없이 형상 및 상세의 다양한 변경이 취해질 수 있다는 것을 당업자라면 이해할 것이다.
본 발명에 의하면, CMOS 인버터를 형성하기 위한 효과적인 공정이 달성되며, 매우 밀착-배치된 CMOS 트랜지스터 쌍이 수직형 NMOS 및 PMOS 트랜지스터를 사용하여 형성되고, SIMOX 기판 및 STI 구역을 사용하여 인버터 디바이스가 전기적으로 절연되며, 트렌치의 일측부에 NMOS 트랜지스터를 형성하고 트렌치의 다른 측부에 PMOS 트랜지스터를 형성함으로써, 공통 드레인 접촉부의 효과적인 배치가 가능해질 뿐만 아니라, 샐리사이드가 용이하게 사용된다.

Claims (34)

  1. 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 집적 회로 디바이스 내에 형성하기 위한 방법에 있어서,
    실리콘 주입 산화물을 포함하는 기판을 제공하는 단계를 포함하고,
    산화물 층은 하위 실리콘 층과 상위 실리콘 층 사이에 개재되고,
    NMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 제 1 부분 내로 이온을 선택적으로 주입하는 단계를 또한 포함하고,
    상기 드레인은 상기 산화물 층 바로 위에 형성되고, 상기 채널 구역은 상기 드레인 위에 형성되며, 상기 소스는 상기 채널 구역 위에 형성되고,
    PMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 제 2 부분 내로 이온을 선택적으로 주입하는 단계를 또한 포함하고,
    상기 드레인은 상기 산화물 층 바로 위에 형성되고, 상기 PMOS 채널 구역은 상기 드레인 위에 형성되며, 상기 소스는 상기 채널 구역 위에 형성되고, 상기 드레인은 상기 NMOS 트랜지스터 드레인과 접촉하고,
    상기 NMOS 및 PMOS 소스 및 채널 구역을 통해 게이트 트렌치를 에칭하는 단계를 또한 포함하고,
    상기 게이트 트렌치는 상기 NMOS 및 PMOS 드레인에서 종료하며, 상기 게이트 트렌치는 상기 NMOS 및 PMOS 채널 구역의 측벽을 노출시키고,
    상기 NMOS 및 PMOS 채널 구역 위에 게이트 산화물 층을 형성하여 상기 게이트 트렌치를 채우는 단계와,
    상기 게이트 산화물 층 위에 폴리실리콘 층을 증착하는 단계와,
    폴리실리콘 측벽을 형성하기 위해 상기 폴리실리콘 층을 에칭하여, 집적 회로 디바이스의 제조시에 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍의 게이트를 형성하는 단계를 또한 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  2. 제 1 항에 있어서, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍은 CMOS 인버터를 형성하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘 층을 에칭하는 단계 이후에, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 위에 층간 유전층을 증착하는 단계와,
    상기 PMOS 소스 및 드레인과 상기 NMOS 소스 및 드레인을 노출시키기 위해 상기 층간 유전층을 통해 개구를 에칭하는 단계와,
    상기 PMOS 소스 및 드레인과 상기 NMOS 소스 및 드레인 내에 메탈 실리사이드 층을 형성하는 단계와,
    상기 층간 유전층 및 상기 상위 실리콘 층 위에 메탈층을 증착하는 단계와,
    접속 라인을 형성하기 위해 상기 메탈층을 패터닝하는 단계를 부가로 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  4. 제 3 항에 있어서, 상기 메탈 실리사이드 층은 티타늄 실리사이드 및 코발트 실리사이드로 이루어진 그룹의 어느 하나로 구성되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  5. 제 1 항에 있어서, 상기 상위 실리콘 층은 약 2,000Å 내지 3,000Å의 두께를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  6. 제 1 항에 있어서, 상기 NMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 1 부분 내로 이온을 선택적으로 주입하는 단계는 약 220 KeV 내지 500 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 비소 이온을 주입하는 단계를 포함하는 드레인 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  7. 제 1 항에 있어서, 상기 NMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 1 부분 내로 이온을 선택적으로 주입하는 단계는 약 45 KeV 내지 70 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 비소 이온을 주입하는 단계를 포함하는 소스 주입단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  8. 제 1 항에 있어서, 상기 PMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 2 부분 내로 이온을 선택적으로 주입하는 단계는 약 40 KeV 내지 90 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 붕소 이온을 주입하는 단계를 포함하는 드레인 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  9. 제 1 항에 있어서, 상기 PMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 2 부분 내로 이온을 선택적으로 주입하는 단계는 약 2 KeV 내지 4 KeV 의 에너지 및 약 2×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 붕소 이온을 주입하는 단계를 포함하는 소스 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  10. 제 1 항에 있어서, 상기 게이트 산화물 층은 약 15Å 내지 20Å의 두께로 형성되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  11. 제 1 항에 있어서, 상기 폴리실리콘 층은 약 800Å 내지 1,200Å의 두께로증착되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  12. 제 1 항에 있어서, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 절연시키기 위해 상기 상위 실리콘 층 내에 섈로우 트렌치 절연부를 형성하는 단계를 부가로 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 형성 방법.
  13. 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터를 집적 회로 디바이스 내에 형성하기 위한 방법에 있어서,
    NMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상위 실리콘 층의 제 1 부분 내로 이온을 선택적으로 주입하는 단계를 포함하고,
    상기 드레인은 상기 산화물 층 바로 위에 형성되고, 상기 채널 구역은 상기 드레인 위에 형성되며, 상기 소스는 상기 채널 구역 위에 형성되고,
    PMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 제 2 부분 내로 이온을 선택적으로 주입하는 단계를 또한 포함하고,
    상기 드레인은 상기 산화물 층 바로 위에 형성되고, 상기 PMOS 채널 구역은 상기 드레인 위에 형성되며, 상기 소스는 상기 채널 구역 위에 형성되고, 상기 드레인은 상기 NMOS 트랜지스터 드레인과 접촉하고,
    상기 NMOS 및 PMOS 소스 및 채널 구역을 통해 게이트 트렌치를 에칭하는 단계를 또한 포함하고,
    상기 게이트 트렌치는 상기 NMOS 및 PMOS 드레인에서 종료하며, 상기 게이트트렌치는 상기 NMOS 및 PMOS 채널 구역의 측벽을 노출시키고,
    상기 NMOS 및 PMOS 채널 구역 위에 게이트 산화물 층을 형성하여 상기 게이트 트렌치를 채우는 단계와,
    상기 게이트 산화물 층 위에 폴리실리콘 층을 증착하는 단계와,
    폴리실리콘 측벽을 형성하기 위해 상기 폴리실리콘 층을 에칭하여, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍의 게이트를 형성하는 단계와,
    상기 폴리실리콘 층을 에칭하는 단계 이후에, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 위에 층간 유전층을 증착하는 단계와,
    상기 PMOS 소스 및 드레인과 상기 NMOS 소스 및 드레인을 노출시키기 위해 상기 층간 유전층을 통해 개구를 에칭하는 단계와,
    상기 PMOS 소스 및 드레인과 상기 NMOS 소스 및 드레인 내에 메탈 실리사이드 층을 형성하는 단계와,
    상기 층간 유전층 및 상기 상위 실리콘 층 위에 메탈층을 증착하는 단계와,
    집적 회로 디바이스의 제조시에 상기 인버터를 완성하기 위해 접속 라인을 형성하도록 상기 메탈층을 패터닝하는 단계를 또한 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  14. 제 13 항에 있어서, 상기 메탈 실리사이드 층은 티타늄 실리사이드 및 코발트 실리사이드로 이루어진 그룹의 어느 하나로 구성되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  15. 제 13 항에 있어서, 상기 상위 실리콘 층은 약 2,000Å 내지 3,000Å의 두께를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  16. 제 13 항에 있어서, 상기 NMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 1 부분 내로 이온을 선택적으로 주입하는 단계는 약 220 KeV 내지 500 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 비소 이온을 주입하는 단계를 포함하는 드레인 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  17. 제 13 항에 있어서, 상기 NMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 1 부분 내로 이온을 선택적으로 주입하는 단계는 약 45 KeV 내지 70 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 비소 이온을 주입하는 단계를 포함하는 소스 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  18. 제 13 항에 있어서, 상기 PMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 2 부분 내로 이온을 선택적으로 주입하는 단계는 약 40 KeV 내지 90 KeV 의 에너지 및 약 3×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 붕소 이온을 주입하는 단계를 포함하는 드레인 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  19. 제 13 항에 있어서, 상기 PMOS 트랜지스터의 드레인, 채널 구역, 및 소스를 형성하기 위해 상기 상위 실리콘 층의 상기 제 2 부분 내로 이온을 선택적으로 주입하는 단계는 약 2 KeV 내지 4 KeV 의 에너지 및 약 2×1015ions/㎠ 내지 4×1015ions/㎠ 의 일회분량으로 붕소 이온을 주입하는 단계를 포함하는 소스 주입 단계를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  20. 제 13 항에 있어서, 상기 게이트 산화물 층은 약 15Å 내지 20Å의 두께로 형성되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  21. 제 13 항에 있어서, 상기 폴리실리콘 층은 약 800Å 내지 1,200Å의 두께로 증착되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  22. 제 13 항에 있어서, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 절연시키기 위해 상기 상위 실리콘 층 내에 섈로우 트렌치 절연부를 형성하는 단계를 부가로 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 구비한 인버터 형성 방법.
  23. 산화물 층이 하위 실리콘 층과 상위 실리콘 층 사이에 개재되어 있는, 실리콘 주입 산화물을 포함하는 기판과,
    상기 상위 실리콘 층 내의 수직형 NMOS 트랜지스터와,
    상기 상위 실리콘 층 내의 수직형 PMOS 트랜지스터를 포함하고,
    상기 수직형 NMOS 트랜지스터는:
    상기 산화물 층 위에 놓이는 드레인;
    상기 드레인의 일부분 위에 놓이는 채널 구역;
    상기 채널 구역 위에 놓이는 소스;
    상기 드레인의 상부 표면과 상기 채널 구역의 수직 표면을 노출시키는 게이트 트렌치; 및
    게이트 산화물 층을 사이에 두고 상기 채널 구역의 상기 수직 표면에 인접하는 폴리실리콘 측벽 스페이서를 포함하는 게이트를 포함하고,
    상기 PMOS 트랜지스터는:
    상기 산화물 층 위에 놓이고, 상기 수직형 NMOS 트랜지스터 드레인과 접촉되는 드레인;
    상기 드레인의 일부분 위에 놓이는 채널 구역;
    상기 채널 구역 위에 놓이는 소스;
    상기 드레인의 상부 표면과 상기 채널 구역의 수직 표면을 노출시키는 게이트 트렌치; 및
    게이트 산화물 층을 사이에 두고 상기 채널 구역의 상기 수직 표면에 인접하는 폴리실리콘 측벽 스페이서를 가지는 게이트를 구비하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  24. 제 23 항에 있어서, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍은 CMOS 인버터를 형성하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  25. 제 23 항에 있어서, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍 위에 놓이고, 상기 PMOS 소스 및 드레인과 상기 NMOS 소스 및 드레인을 노출시키는 개구를 구비하는 층간 유전층과,
    상기 PMOS 소스 및 드레인과 상기 NMOS 소스 및 드레인 내의 메탈 실리사이드 층과,
    상기 층간 유전층 및 상기 메탈 실리사이드 층 위에 놓이는 패터닝된 메탈층을 부가로 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  26. 제 23 항에 있어서, 상기 메탈 실리사이드 층은 티타늄 실리사이드 및 코발트 실리사이드로 이루어진 그룹의 어느 하나로 구성되는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  27. 제 23 항에 있어서, 상기 상위 실리콘 층은 약 2,000Å 내지 3,000Å의 두께를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  28. 제 23 항에 있어서, 상기 NMOS 트랜지스터 드레인은 약 900Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  29. 제 23 항에 있어서, 상기 NMOS 트랜지스터 채널 구역은 약 500Å 내지 1,000Å의 접합 두께 및 약 1×1017ions/㎤ 내지 5×1018ions/㎤ 의 농도를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  30. 제 23 항에 있어서, 상기 NMOS 트랜지스터 소스는 약 800Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  31. 제 23 항에 있어서, 상기 PMOS 트랜지스터 드레인은 약 900Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  32. 제 23 항에 있어서, 상기 PMOS 트랜지스터 채널 구역은 약 500Å 내지 1,000Å의 접합 두께 및 약 1×1017ions/㎤ 내지 5×1018ions/㎤ 의 농도를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  33. 제 23 항에 있어서, 상기 PMOS 트랜지스터 소스는 약 800Å 내지 1,000Å의 접합 두께 및 약 1×1020ions/㎤ 내지 1×1021ions/㎤ 의 농도를 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
  34. 제 23 항에 있어서, 상기 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍을 나머지 기판으로부터 절연시키기 위해 상기 상위 실리콘 층 내에 섈로우 트렌치 절연부를 부가로 포함하는 밀착-배치된 수직형 NMOS 및 PMOS 트랜지스터 쌍.
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