KR100518639B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 주 게이트 패턴의 예정영역에 일련의 주 게이트 패턴용 트랜치를 형성함과 아울러, 이 트랜치의 내부에 일정 두께의 절연막을 추가 형성하고, 해당 트랜치를 채우는 주 게이트 패턴의 규모가 이 절연막의 두께에 의해 자연스럽게 결정될 수 있도록 함으로써, 최종 완성되는 주 게이트 패턴이 기존 사진 식각공정의 한계에서 벗어나, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있다.
또한, 본 발명에서는 주 게이트 패턴의 예정영역에 일정 깊이의 주 게이트 패턴용 트랜치를 형성하여, 해당 주 게이트 패턴이 트랜치를 채우는 형태로 구현될 수 있도록 하고, 이를 통해, 주 게이트 패턴의 형상에 기인한 전류 흐름 경로를 트랜치의 깊이 만큼 자연스럽게 늘림으로써, 최종 완성되는 주 게이트 패턴이 공핍 현상 등과 같은 문제점 유발 없이도, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있다.
이러한 일련의 트랜치 형성조치, 절연막 형성조치, 주 게이트 패턴 매립 조치 등을 통해, 주 게이트 패턴의 규모가 최소화되면서도, 트랜지스터의 전류 흐름 경로가 증가되는 경우, 최종 완성되는 반도체 소자의 품질은 자연스럽게 일정 수준 이상으로 향상될 수 있게 된다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 좀더 상세하게는 주 게이트 패턴(Main gate pattern)의 예정영역에 일련의 주 게이트 패턴용 트랜치를 형성함과 아울러, 이 트랜치의 내부에 일정 두께의 절연막을 추가 형성하고, 해당 트랜치를 채우는 주 게이트 패턴의 규모가 이 절연막의 두께에 의해 자연스럽게 결정될 수 있도록 함으로써, 최종 완성되는 주 게이트 패턴이 기존 사진 식각공정의 한계에서 벗어나, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있는 반도체 소자에 관한 것이다. 또한, 본 발명은 이러한 반도체 소자를 제조하는 방법에 관한 것이다.
최근, 반도체 소자의 고 집적화가 급격히 진행되면서, 반도체 소자를 이루는 각 구조물들의 기하학적 구조 또한 큰 변화를 겪고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 소자, 예컨대, 사이드 게이트 형(Side gate type) 반도체 소자 체제 하에서, 통상, 반도체 기판(1)은 소자 분리막(2)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(1)의 활성 영역(AR)에는 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(10)가 배치된다.
이때, 트랜지스터(10)는 예컨대, 소오스/드레인 확산층(15)과, 주 게이트 패턴(12) 및 사이드 게이트 패턴(14)과, 주 게이트 패턴(12)을 반도체 기판(1)으로부터 전기적으로 분리하는 제 1 게이트 절연막(11)과, 사이드 게이트 패턴(14) 및 주 게이트 패턴(12) 사이를 전기적으로 절연시킴과 아울러, 사이드 게이트 패턴(14)을 반도체 기판(1)으로부터 전기적으로 분리하는 제 2 게이트 절연막(13) 등이 조합된 구성을 취하게 된다.
이러한 종래의 기술에 따른 사이드 게이트 형 반도체 소자 체제 하에서, 예컨대, 주 게이트 패턴(12)의 규모를 어떻게 형상화하는가의 문제는 최종 완성되는 반도체 소자의 사이즈를 결정짓는데 있어, 매우 중요한 요소로 작용한다.
이는 만약, 주 게이트 패턴(12)의 규모를 너무 크게 형성하는 경우, 그 여파로, 활성 영역(AR)의 사이즈도 함께 커질 수밖에 없게 됨으로써, 결국, 최종 완성되는 반도체 소자의 사이즈까지도 불가피하게 커질 수밖에 없는 심각한 문제점이 야기될 수 있기 때문이다.
이러한 민감한 상황을 고려하여, 종래 에서는 감광막 패턴을 이용한 일련의 사진 식각공정을 정밀하게 진행하고, 이를 통해, 주 게이트 패턴(12)의 미세화가 안정적으로 보장될 수 있도록 유도하는 방안을 강구하고 있다.
그러나, 통상, 종래의 사진 식각공정 하에서, 감광막 패턴은 파장이 일정치 않은 자외선을 이용한 노광공정을 통해, 형성되는 것이 일반적이기 때문에, 별도의 조치가 취해지지 않는 한, 최종 형성되는 감광막 패턴의 프로파일은 최초 설정된 프로파일과 큰 편차를 보일 수밖에 없게 되며, 이 상황에서, 주 게이트 패턴(12)을 형성하는 공정이 그대로 강행되는 경우, 최종 형성되는 주 게이트 패턴(12) 역시, 최초 설정된 규모만큼 미세한 상태를 이룰 수 없게 된다.
즉, 별도의 조치 없이, 전통적인 사진 식각 공정만을 단조롭게 이용하여, 주 게이트 패턴(12)을 최근의 요구에 부합되도록 미세화 하는 데에는 많은 한계가 따를 수밖에 없는 것이다.
만에 하나, 주 게이트 패턴(12)의 규모를 최근의 요구에 부합되도록 미세화 하는 기술이 개발되었다 하더라도, 이를 현실화시키는 데에는 또 다른 어려움이 따른다.
이는 만약, 별도의 조치 없이, 주 게이트 패턴(12)의 규모가 축소되는 경우, 그 여파로, 주 게이트 패턴(12)의 저부에 형성되는 전류 흐름 경로 역시 대폭 짧아질 수밖에 없게 됨으로써, 결국, 이에 기인한 주 게이트 패턴(12)의 공핍 현상에 의해, 최종 완성되는 반도체 소자의 품질이 크게 저하되는 또 다른 문제점이 야기될 수 있기 때문이다.
요컨대, 종래의 체제 하에서, <주 게이트 패턴(12)의 규모를 최소화하는 문제>, <주 게이트 패턴(12)의 규모를 최소화하면서도, 전류 흐름 경로를 증가시키는 문제> 등이 일괄 해결되지 않는 한, 최종 완성되는 반도체 소자의 품질을 크게 개선하는 데에는 많은 한계가 따를 수밖에 없는 것이다.
따라서, 본 발명의 목적은 주 게이트 패턴의 예정영역에 일련의 주 게이트 패턴용 트랜치를 형성함과 아울러, 이 트랜치의 내부에 일정 두께의 절연막을 추가 형성하고, 해당 트랜치를 채우는 주 게이트 패턴의 규모가 이 절연막의 두께에 의해 자연스럽게 결정될 수 있도록 함으로써, 최종 완성되는 주 게이트 패턴이 기존 사진 식각공정의 한계에서 벗어나, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도하는데 있다.
본 발명의 다른 목적은 주 게이트 패턴의 예정영역에 일정 깊이의 주 게이트 패턴용 트랜치를 형성하여, 해당 주 게이트 패턴이 트랜치를 채우는 형태로 구현될 수 있도록 하고, 이를 통해, 주 게이트 패턴의 형상에 기인한 전류 흐름 경로를 트랜치의 깊이 만큼 자연스럽게 늘림으로써, 최종 완성되는 주 게이트 패턴이 공핍 현상 등과 같은 문제점 유발 없이도, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도하는데 있다.
본 발명의 또 다른 목적은 일련의 트랜치 형성조치, 절연막 형성조치, 주 게이트 패턴 매립 조치 등을 통해, 주 게이트 패턴의 규모를 최소화하면서도, 전류 흐름 경로를 증가시키고, 이를 통해, 최종 완성되는 반도체 소자의 품질을 대폭 향상시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 활성 영역에 위치하면서, 일정 깊이로 식각 형성된 상층 트랜치(Upper layer trench)와, 상층 트랜치의 모서리면 일부가 잔류되도록, 상층 트랜치의 저부에 연통 형성되는 하층 트랜치(Lower layer trench)와, 상층 트랜치의 모서리면에 도포된 제 1 절연막과, 제 1 절연막을 커버하면서, 상층 트랜치의 모서리면을 선택적으로 채우는 사이드 게이트 패턴과, 사이드 게이트 패턴이 커버되도록 상·하층 트랜치의 내면에 도포되어, 상·하층 트랜치 내부의 유효 공간 규모를 선택적으로 결정하는 제 2 절연막과, 제 2 절연막을 커버하면서 상·하층 트랜치의 내부 공간을 선택적으로 채우는 주 게이트 패턴의 조합으로 이루어지는 반도체 소자를 개시한다.
또한, 본 발명에서는 반도체 기판의 활성 영역에 상층 트랜치를 형성하는 단계와, 상층 트랜치의 내면에 제 1 절연막을 형성하는 단계와, 제 1 절연막이 커버되도록 상층 트랜치의 양쪽 모서리면에 일정 간격 이격된 한 쌍의 사이드 게이트 패턴을 선택적으로 형성하는 단계와, 상층 트랜치의 저부에 사이드 게이트 패턴의 이격 폭 만큼 벌어진 하층 트랜치를 연통 형성하는 단계와, 사이드 게이트 패턴이 커버되도록 상·하층 트랜치의 내면에 제 2 절연막을 형성하는 단계와, 제 2 절연막이 커버되도록 상·하층 트랜치의 내부 공간에 주 게이트 패턴을 선택적으로 채우는 단계의 조합으로 이루어지는 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자, 예컨대, 사이드 게이트 형 반도체 소자 체제 하에서, 반도체 기판(21)은 소자 분리막(22)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(21)의 활성 영역(AR)에는 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(30)가 배치된다.
이때, 도면에 도시된 바와 같이, 본 발명에 따른 트랜지스터(30)는 반도체 기판(21)의 활성 영역(AR)에 위치하면서, 일정 깊이로 식각 형성된 상층 트랜치(T1)와, 이 상층 트랜치(T1)의 모서리면(Ts) 일부가 잔류되도록, 상층 트랜치(T)의 저부에 연통 형성되는 하층 트랜치(T2)와, 상층 트랜치(T1)의 모서리면(Ts)을 선택적으로 채우는 사이드 게이트 패턴(34)과, 상층 트랜치(T1)의 모서리면(Ts)에 도포된 상태에서, 사이드 게이트 패턴(34)을 기판으로부터 전기적으로 분리하는 제 1 절연막(36)과, 상·하층 트랜치(T1,T2)의 내부 공간을 선택적으로 채우는 주 게이트 패턴(32)과, 사이드 게이트 패턴(34)이 커버되도록 상·하층 트랜치(T1,T2)의 내면에 도포되어, 주 게이트 패턴(32)을 반도체 기판(21)으로부터 전기적으로 분리함과 아울러, 주 게이트 패턴(32) 및 사이드 게이트 패턴(34)을 절연시키는 제 2 절연막(31)과, 반도체 기판(21)의 노출 부위를 선택적으로 커버하여 반도체 기판(21)을 후속 공정 환경으로부터 보호하는 패시베이션 막(33)이 조합된 구성을 취하게 된다. 이 경우, 사이드 게이트 패턴(34)의 측부에는 일련의 소오스/드레인 확산층(35)이 추가 배치된다.
여기서, 제 2 절연막(31)은 상·하층 트랜치(T1,T2) 내부를 일정 두께로 채워, 해당 상·하층 트랜치(T1,T2) 내부의 유효 공간 규모를 선택적으로 결정하는 역할을 수행하는 바, 이 상황에서, 만약, 제 2 절연막(31)의 두께가 두꺼워지는 경우, 상·하층 트랜치(T1,T2) 내부의 유효 공간 규모는 제 2 절연막(31)의 두께 증가 분만큼 좁아지게 되며, 제 2 절연막(31)의 두께가 얇아지는 경우, 상·하층 트랜치(T1,T2) 내부의 유효 공간 규모는 제 2 절연막(31)의 두께 감소 분만큼 넓어지게 된다.
물론, 이처럼, 상·하층 트랜치(T1,T2) 내부의 유효 공간 규모가 제 2 절연막(31)의 두께 증가에 종속된 환경 하에서, 상·하층 트랜치(T1,T2) 내부를 채우는 주 게이트 패턴(32)의 규모 역시, 제 2 절연막(31)의 두께에 의해 자연스럽게 결정될 수 있게 된다.
즉, 제 2 절연막(31)의 두께가 두꺼워지는 경우, 상·하층 트랜치(T1,T2) 내부를 채우는 주 게이트 패턴(32)의 규모는 상대적으로 미세화 될 수 있게 되며, 제 2 절연막(31)의 두께가 얇아지는 경우, 상·하층 트랜치(T1,T2) 내부를 채우는 주 게이트 패턴(32)의 규모는 상대적으로 커질 수 있게 되는 것이다.
요컨대, 본 발명의 체제 하에서, 최종 완성되는 주 게이트 패턴(32)은 기존 사진 식각 공정의 한계에서 벗어나, 제 2 절연막(31)의 두께 조절에 의해 자신의 규모를 선택적으로 결정 받을 수 있게 되는 것이다.
종래의 경우, 주 게이트 패턴은 파장이 일정치 않은 자외선을 기초로 하는 일련의 사진 식각공정에 의해 패턴화 되었기 때문에, 최근의 요구에 부합되는 미세 규모를 정상적으로 형성할 수 없었다.
그러나, 앞서 언급한 바와 같이, 본 발명의 경우, 주 게이트 패턴(32)의 예정영역에 일련의 주 게이트 패턴용 상·하층 트랜치(T1,T2)를 형성함과 아울러, 이 상·하층 트랜치(T1,T2)의 내부에 일정 두께의 제 2 절연막(31)을 추가 형성하고, 해당 상·하층 트랜치(T1,T2)를 채우는 주 게이트 패턴(32)의 규모가 이 제 2 절연막(31)의 두께에 의해 자연스럽게 결정될 수 있도록 유도하기 때문에, 최종 완성되는 주 게이트 패턴(32)은 기존 사진 식각공정의 한계에서 벗어나, 최적의 미세화 규모를 안정적으로 형성할 수 있게 된다.
물론, 이러한 조치를 통해, 주 게이트 패턴(32)이 최적의 미세화 규모를 안정적으로 형성할 수 있게 되는 경우, 최종 완성되는 반도체 소자 역시 최근 요구되는 고 집적화에 탄력적으로 대응할 수 있게 된다.
이때, 앞서 언급한 바와 같이, 주 게이트 패턴(32)의 규모가 축소된 상황에서, 별도의 조치가 취해지지 않는 경우, 그 여파로, 주 게이트 패턴(32)의 저부에 형성되는 전류 흐름 경로 역시 대폭 짧아질 수밖에 없게 되며, 결국, 이에 기인한 주 게이트 패턴(32)의 공핍 현상에 의해, 최종 완성되는 반도체 소자의 품질이 크게 저하되는 또 다른 문제점이 야기될 수 있게 된다.
이러한 민감한 상황에서, 도면에 도시된 바와 같이, 본 발명에서는 반도체 기판의 활성 영역에 상·하층 트랜치(T1,T2)를 미리 형성하고, 최종 형성되는 주 게이트 패턴(32)이 해당 상·하층 트랜치(T1,T2)를 채우는 형태로 구현될 수 있도록 유도하는 조치를 강구한다.
물론, 이 경우, 주 게이트 패턴(32)의 형상에 기인한 전류 흐름 경로는 트랜치(T1,T2)의 깊이 만큼 자연스럽게 늘어날 수 있게 되며, 결국, 최종 완성되는 주 게이트 패턴(32)은 공핍 현상 등과 같은 문제점 유발 없이도, 최적의 미세화 규모를 안정적으로 유지할 수 있게 된다.
이하, 상술한 구성을 취하는 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명한다.
도 3a에 도시된 바와 같이, 본 발명에서는 우선, 일련의 STI 공정(Shallow Trench Isolation process), 또는 LOCOS 공정(LOCal Oxidation of Silicon process) 등을 선택적으로 진행하여, 반도체 기판(21)의 활성 영역(AR)을 정의하기 위한 소자 분리막(22)을 형성한다.
이어, 본 발명에서는 일련의 열산화 공정을 진행시켜, 반도체 기판(21)의 활성 영역(AR) 상부에 산화막(33a)을 형성시킨 후, 이 산화막(33a)을 선택적으로 패터닝 하기 위한 감광막 패턴(101)을 반도체 기판(21)의 상부에 형성한다.
그 다음에, 본 발명에서는 일련의 식각공정을 진행시켜, 도 3b에 도시된 바와 같이, 반도체 기판(21)의 상부에 활성 영역(AR)을 노출시키는 패시베이션 막(33)을 형성시킨 후, 반도체 기판을 식각하여, 활성 영역에 위치하면서, 일정 깊이, 바람직하게, 500Å~2000Å의 깊이로 파인 상층 트랜치(T1)를 형성시킨다. 그런 후, 앞의 감광막 패턴(101)을 반도체 기판(21)으로부터 제거한다.
계속해서, 본 발명에서는 일련의 열산화 공정을 진행시켜, 도 3c에 도시된 바와 같이, 상층 트랜치(T1)의 내면에 제 1 절연막(36)을 위한 일련의 산화층(36a)을 형성시킨다. 이 경우, 앞의 패시베이션 막(33)은 상층 트랜치(T1) 이외의 다른 영역에서, 산화층(36a)이 불필요하게 성장하는 문제점을 차단한다.
상술한 절차를 통해, 산화층(36a)을 갖는 상층 트랜치(T1)가 형성 완료되면, 본 발명에서는 일련의 증착공정을 진행시켜, 앞의 패시베이션 막(33)을 포함하는 반도체 기판(21)의 전면에, 바람직하게, 500Å~2000Å 정도의 두께를 갖는 폴리 실리콘층(34a)을 형성시킨 후, 이 폴리 실리콘층(34a)을 일련의 에치-백 공정(Etch-back process), 예컨대, 반응성 이온 식각공정을 통해 식각하여, 도 3d에 도시된 바와 같이, 일정 간격 이격된 상태로, 상층 트랜치(T1)의 양쪽 모서리면(Ts)을 점유하는 한 쌍의 사이드 게이트 패턴(34)을 형성시킨다.
이어, 본 발명에서는 일련의 건식 식각공정, 예컨대, 반응성 이온 식각공정을 진행시키고, 이를 통해, 상층 트랜치(T1)의 바닥면을 식각함으로써, 도 3e에 도시된 바와 같이, 상층 트랜치(T1)의 모서리면(Ts)에 사이드 게이트 패턴(34)을 잔류시키면서, 반도체 기판(21)의 저부로 파들어가 상층 트랜치(T1)와 연통되는 하층 트랜치(T2)를 형성한다. 이 경우, 하층 트랜치(T2)는 사이드 게이트 패턴(34)의 이격 폭 만큼 일정 간격 벌어진 일련의 내부 공간을 형성하게 된다.
이러한 하층 트랜치(T2)의 형성 상황에서, 상층 트랜치(T1)의 바닥면에 형성되어 있던, 산화층(36)의 일부는 자연스럽게 제거될 수 있게 되며, 결국, 상층 트랜치(T1)의 모서리면(Ts)에는 사이드 게이트 전극(34)을 반도체 기판(21)으로부터 전기적으로 분리시키기 위한 제 1 절연층(36)만이 자연스럽게 정의될 수 있게 된다.
그 다음에, 본 발명에서는 일련의 열 산화 공정을 진행시켜, 하층 트랜치(T2)의 내면 및 사이드 게이트 패턴(34)의 표면에 존재하는 실리콘 원자를 산소 가스와 반응시키고, 이를 통해, 하층 트랜치(T2)의 내면 및 사이드 게이트 전극(34)의 테두리를 고르게 감싸는 제 2 절연막(31)을 형성시킨다.
물론, 이러한 제 2 절연막(31)은 열 산화 공정의 파라메타 조절에 의해 그 두께가 탄력적으로 조절될 수 있게 되는 바, 이 상황에서, 본 발명에서는 해당 파라메타 조절에 의해 제 2 절연막(31)의 두께를 가능한 한 두껍게 형성시킴으로써, 상·하층 트랜치(T1,T2) 내부의 유효 공간 규모가 제 2 절연막(31)의 두께 증가 분만큼 자연스럽게 좁아질 수 있도록 유도하는 조치를 취한다.
그 다음에, 본 발명에서는 상·하층 트랜치(T1,T2)가 채워지도록 패시베이션 막(33)의 상부에 폴리 실리콘층을 형성시킨 후, 이를 선택 식각하여, 도 3g에 도시된 바와 같이, 제 2 절연막(31)을 커버하면서 상·하층 트랜치(T1,T2)의 내부 공간을 선택적으로 채우는 주 게이트 패턴(32)을 형성시킨다.
물론, 앞서 언급한 바와 같이, 제 2 절연막(31)의 두께 증가에 의해. 상·하층 트랜치(T1,T2) 내부의 유효 공간 규모가 대폭 좁아져 있기 때문에, 이 상·하층 트랜치(T1,T2) 내부를 채우면서 형성되는 주 게이트 패턴(32) 역시 사진 식각공정의 한계에서 벗어나, 자신의 규모를 미세한 상태로 유지할 수 있게 된다.
이후, 본 발명에서는 일련의 불순물 이온주입 공정을 진행시켜, 도 3h에 도시된 바와 같이, 사이드 게이트 패턴(34)의 측부에 일련의 소오스/드레인 확산층(35)을 형성시킨 다음, 이어, 층간 절연막 형성공정, 콘택홀 형성공정, 금속 배선공정 등을 추가 진행함으로써, 완성된 형태의 반도체 소자를 제조 완료한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 주 게이트 패턴의 예정영역에 일련의 주 게이트 패턴용 트랜치를 형성함과 아울러, 이 트랜치의 내부에 일정 두께의 절연막을 추가 형성하고, 해당 트랜치를 채우는 주 게이트 패턴의 규모가 이 절연막의 두께에 의해 자연스럽게 결정될 수 있도록 함으로써, 최종 완성되는 주 게이트 패턴이 기존 사진 식각공정의 한계에서 벗어나, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있다.
또한, 본 발명에서는 주 게이트 패턴의 예정영역에 일정 깊이의 주 게이트 패턴용 트랜치를 형성하여, 해당 주 게이트 패턴이 트랜치를 채우는 형태로 구현될 수 있도록 하고, 이를 통해, 주 게이트 패턴의 형상에 기인한 전류 흐름 경로를 트랜치의 깊이 만큼 자연스럽게 늘림으로써, 최종 완성되는 주 게이트 패턴이 공핍 현상 등과 같은 문제점 유발 없이도, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있다.
이러한 일련의 트랜치 형성조치, 절연막 형성조치, 주 게이트 패턴 매립 조치 등을 통해, 주 게이트 패턴의 규모가 최소화되면서도, 트랜지스터의 전류 흐름 경로가 증가되는 경우, 최종 완성되는 반도체 소자의 품질은 자연스럽게 일정 수준 이상으로 향상될 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
도 1은 종래의 기술에 따른 반도체 소자를 도시한 예시도.
도 2는 본 발명에 따른 반도체 소자를 도시한 예시도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자 제조방법을 순차적으로 도시한 공정 순서도.

Claims (5)

  1. 반도체 기판의 활성 영역에 위치하면서, 일정 깊이로 식각 형성된 상층 트랜치(Upper layer trench)와;
    상기 상층 트랜치의 모서리면 일부가 잔류되도록, 상기 상층 트랜치의 저부에 연통 형성되는 하층 트랜치(Lower layer trench)와;
    상기 상층 트랜치의 모서리면에 도포된 제 1 절연막과;
    상기 제 1 절연막을 커버하면서, 상기 상층 트랜치의 모서리면을 선택적으로 채우는 사이드 게이트 패턴과;
    상기 사이드 게이트 패턴이 커버되도록 상기 상·하층 트랜치의 내면에 도포되어, 상기 상·하층 트랜치 내부의 유효 공간 규모를 선택적으로 결정하는 제 2 절연막과;
    상기 제 2 절연막을 커버하면서 상기 상·하층 트랜치의 내부 공간을 선택적으로 채우는 주 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판의 활성 영역에 상층 트랜치를 형성하는 단계와;
    상기 상층 트랜치의 내면에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막이 커버되도록 상기 상층 트랜치의 양쪽 모서리면에 일정 간격 이격된 한 쌍의 사이드 게이트 패턴을 선택적으로 형성하는 단계와;
    상기 상층 트랜치의 저부에 상기 사이드 게이트 패턴의 이격 폭 만큼 벌어진 하층 트랜치를 연통 형성하는 단계와;
    상기 사이드 게이트 패턴이 커버되도록 상기 상·하층 트랜치의 내면에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막이 커버되도록 상기 상·하층 트랜치의 내부 공간에 주 게이트 패턴을 선택적으로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 상층 트랜치는 500Å~2000Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 사이드 게이트 패턴을 형성하는 단계는 상기 상층 트랜치가 채워지도록 상기 반도체 기판의 전면에 사이드 게이트 원료층을 형성하는 단계와;
    상기 사이드 게이트 원료층을 에치-백(Etch-back)하여, 상기 상층 트랜치의 양쪽 모서리면에 상기 사이드 게이트 패턴을 선택적으로 잔류시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 사이드 게이트 원료층은 500Å~2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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