KR100258199B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의하면 실리콘 기판에 산소를 이온 주입하여 소자 분리막을 형성함으로써, 소자 분리막과 반도체 기판과의 단차를 없앨 수 있다. 둘째, 하나의 마스크와 Large Angle Tilt Implanted Drain의 형성 방법을 이용하여 LDD 구조의 소오스/드레인을 형성함으로써, 공정을 단순화할 수 있다. 셋째, 본 발명은 반도체 기판 상부를 절연막으로 평탄화하고 예정된 게이트 전극 영역의 절연막을 식각하여 요홈을 형성한 다음, 게이트 전극 물질을 매립하고 화학적 기계적 연마 공정으로 절연막상의 게이트 전극 물질을 제거하여 게이트 전극을 형성함으로써 게이트 전극의 손상 및 브릿지를 방지할 수 있다. 마지막으로, 화학적 기계적 연마 공정으로 게이트 전극을 형성함과 동시에 추가적인 공정없이 전체 구조를 평탄화할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판상에 층간 절연막 형성하고 게이트 전극을 형성함으로써 전체 구조가 완전히 평탄화된 반도체 소자를 제조하는 방법에 관한 것이다.
집적 소자를 구성하는 개별 소자를 전기적, 구조적으로 서로 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술의 중요한 항목 중에 하나이다. 종래, 가장 널리 알려진 소자 분리 기술은 선택적 산화에 의한 로코스(LOCOS) 기술이다.
도 1은 종래 LDD(Lightly doped drain) 구조의 소오스/드레인 영역을 포함하는 반도체 소자를 나타내는 단면도이다. 이와 같은 반도체 소자의 제조 방법은 공지된 기술이므로 간략하게 설명하기로 한다.
먼저, 로코스(LOCOS) 기술을 이용하여 반도체 기판(10)에 소자 분리막(11)을 형성한다. 이어서, 이들 소자 분리막(11)에 의하여 정의된 반도체 기판(10)상의 활성 영역에 게이트 산화막(12) 및 폴리사이드층으로 된 게이트 전극(13)을 형성한 다음, 저농도의 n형 이온을 주입하여 저농도 접합 영역(14a)을 형성한다.
그런 다음, 게이트 전극(13)의 측면에 사이드월 스페이서(15)를 형성하고, 고농도의 n형 이온을 결과물상에 주입함으로써 전술한 저농도 접합 영역(14a)에 고농도 접합 영역(14b)을 형성한다. 그리고, 주입된 이온의 활성화를 위하여 열공정을 실시하여 LDD 구조의 소오스/드레인 영역을 완성한다.
계속해서, 전체 구조상에 층간 절연막(16)과 BPSG(BoroPhosphorSilicate Glass)막(17)을 증착하여 평탄화한다.
그러나, 이와 같은 종래의 반도체 소자 및 그의 제조 방법은 다음과 같은 문제점이 있다.
첫째, 로코스 기술을 이용한 소자 분리막 형성 방법은 열공정시 반도체 기판의 측면으로 산화막이 확장되는 버즈빅(Bird's beak)으로 인해, 필요 이상의 면적이 요구된다. 따라서, 이 공정은 반도체 소자의 고집적화에 한계가 있다.
둘째, 게이트 전극을 형성하기 위하여 폴리사이드층과 같은 게이트 전극 물질을 건식 식각하는 경우, 식각 가스에 의하여 게이트 전극의 측면이 손상되거나 불충분한 식각으로 인하여 브릿지(Bridge)가 발생한다.
셋째, 게이트 전극과 소자 분리막의 단차로 인하여 후속되는 금속 배선 공정을 진행하기 위하여 평탄화 공정이 요구된다. 이러한 평탄화 공정은 게이트 전극상에 층간 절연막을 형성하고, 그 상부에 BPSG막을 증착하고 플로우하거나 또는 플로우한 BPSG막을 에치백하는 공정으로 구성되어 공정이 복잡해지는 문제가 있다.
따라서, 본 발명은 예정된 소자 분리 영역의 반도체 기판내에 산소 이온을 주입하여 반도체 기판과 같은 단차로 평탄화된 소자 분리막을 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 반도체 기판 상부를 절연막으로 평탄화하고 예정된 게이트 전극 영역의 절연막을 식각하여 요홈을 형성한 다음, 게이트 전극 물질을 매립하고 화학적 기계적 연마 공정으로 절연막상의 게이트 전극 물질을 제거하여 게이트 전극을 형성함으로써 게이트 전극의 손상 및 브릿지를 방지하고, 단순화된 공정으로 전체 구조를 평탄화할 수 있는 반도체 소자의 제조 방법을 제공하는데 또 다른 목적이 있다.
도 1은 종래 LDD 구조의 소오스/드레인 영역을 포함하는 반도체 소자를 나타내는 단면도.
도 2a 내지 도 2f는 본 발명에 따른 LDD 구조의 소오스/드레인 영역을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10, 20: 반도체 기판 11, 23: 소자 분리막
12, 28: 게이트 산화막 13, 29: 게이트 전극
14a, 25a: 저농도 접합 영역 14b, 25b: 고농도 접합 영역
15: 사이드월 스페이서 16, 26: 절연막
22: 아이소 마스크 패턴 24: 소오스/드레인 마스크 패턴
27: 게이트 전극용 마스크 패턴
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법으로서, 먼저 반도체 기판상에 초기 산화막을 형성한다. 그런 다음, 예정된 소자 분리 영역이 노출되도록, 사진 공정을 통하여 상기 반도체 기판상에 서로 소정 간격으로 이격된 제 1 마스크 패턴을 형성한다. 이어서, 노출된 상기 반도체 기판내로 산소를 이온 주입하여, 상기 반도체 기판내에 소자 분리막을 형성한 다음, 상기 제 1 마스크 패턴을 제거한다. 상기 소자 분리막 사이에 LDD 구조의 소오스/드레인 영역에서 고농도 접합 영역으로 예정된 영역이 개구되도록, 사진 공정을 통하여 상기 반도체 기판상에 제 2 마스크 패턴을 형성한다. 그런 다음, 상기 반도체 기판에 대해 소정의 각도로 경사를 주며, 다수의 회수로 분할하여 상기 반도체 기판을 회전하면서 저농도의 불순물을 이온 주입하여 저농도 접합 영역을 형성한다. 계속해서, 상기 반도체 기판과 수직한 방향으로 상기 결과물상에 고농도의 불순물을 이온 주입하여, 상기 저농도 접합 영역과 오버랩된 고농도 접합 영역을 형성하고, 상기 제 2 마스크 패턴을 제거한다. 상기 결과물상에 소정 두께의 절연막을 증착한다. 그런 다음, 상기 소오스/드레인 영역 사이에 게이트 전극 영역으로 예정된 영역이 개구되도록, 사진 식각 공정으로 상기 절연막을 식각하여 요홈을 형성한다. 상기 결과물상에 소정 두께의 게이트 산화막 및 상기 요홈이 충분히 매립되도록 게이트 전극 물질을 차례로 증착한다. 상기 절연막이 노출되도록 상기 게이트 전극 물질을 연마한다. 따라서, 상기 연마 공정으로 상기 요홈에만 상기 게이트 전극 물질이 매립된 게이트 전극이 형성되며, 동시에 상기 반도체 기판상의 전체 구조가 평탄화된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(20)상에 초기 산화막(21)을 형성한다. 그런 다음, 사진 공정을 통하여 예정된 소자 분리 영역이 노출되도록 실리콘 기판 상에 서로 소정 간격으로 이격된 ISO 마스크 패턴(22)을 형성한다. 이어서, 노출된 실리콘 기판(20)내로 산소를 이온 주입하여, 산소 이온과 실리콘이 결합된 소자 분리막(23)을 형성한다. 이와 같은 방법을 이용하여 형성된 소자 분리막(23)은 버즈빅이 형성되지 않으며, 실리콘 기판과의 단차(20)를 발생시키지 않는다.
이어서, ISO 마스크 패턴(22)을 제거한다.
그런 다음, 도 2b에 도시된 바와 같이, 사진 공정을 통하여 반도체 소자의 접합 영역으로 예정된 영역이 개구되도록 소오스/드레인 마스크(24)를 형성한다. 계속해서, 불순물 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성한다.
그러나, 저농도 접합 영역에 고농도 접합 영역이 오버랩된 LDD 구조의 소오스/드레인 영역을 형성하고자 하는 경우, 고농도 접합 영역을 형성하기 위하여 추가적인 마스크가 요구된다. 그러나, 본 발명에서는 하나의 마스크를 이용하여 저농도 및 고농도 접합 영역을 함께 형성한다.
먼저, 저농도 접합 영역을 형성하기 위하여 실리콘 기판에 대해 소정의 각도로 경사를 주며, 다수의 회수로 분할하여 실리콘 기판을 회전하면서 이온을 주입한다. 예를 들어, 실리콘 기판(20)에 대해 45。의 경사로 실리콘 기판(20)을 회전하면서 8번에 걸쳐 이온을 주입하여, 저농도 접합 영역(25a)을 형성한다. 이와 같이 8가지 방향에서 불순물 이온 주입을 하여 저농도 접합 영역의 방향성을 없앤다. 이러한 방법으로 인하여 Large Angle Tilt Implanted Drain 구조라고 한다.
계속해서, 도 2c에 도시된 바와 같이, 실리콘 기판(20)과 수직한 방향으로 고농도 이온을 주입하여 저농도 접합 영역(25a)에 고농도 접합 영역(25b)을 형성한다. 그런 다음, 열처리 공정으로 이들 접합 영역으로 주입된 이온을 활성화하여 LDD 구조의 소오스/드레인 영역을 완성한다.
이어서, 소오스/드레인 마스크 패턴(24)을 제거한다.
그런 다음, 도 2d에 도시된 바와 같이, 이들 결과물상에 소정 두께의 TEOS(Tetra ethyl ortho Silicate)막(26)을 증착한다. 이 TEOS막의 두께는 후속되는 연마 공정을 고려하여 예정된 게이트 전극의 두께보다 크다. 이어서, 게이트 전극의 형성을 위하여 LDD 구조의 소오스/드레인 영역 사이의 예정된 게이트 전극 영역이 개구되도록 게이트용 마스크 패턴(27)을 형성한다. 이 경우, 새로이 마스크 패턴을 제작하지 않고 네가티브 포토레지스트와 종래의 마스크 패턴을 이용하면 된다. 그런 다음, TEOS막(26)을 식각하여 요홈을 형성한다.
이어서, 반도체 소자의 문턱 전압을 조절하기 위한 불순물 이온 주입 공정을 실시한 다음, 세정 공정을 통하여 실리콘 기판을 세정한다. 계속해서, 도 2e에 도시된 바와 같이, 전체 구조상에 게이트 산화막(28)을 형성한 다음, 게이트 전극 물질인 폴리실리콘막(29a)과 텅스텐 실리사이드막(29b)을 차례로 증착한다.
그런 다음, 도 2f에 도시된 바와 같이, 화학적 기계적 연마 공정을 이용하여 TEOS막(26)이 노출될 때까지 텅스텐 실리사이드막(29b)과 폴리실리콘막(29a)을 차례로 연마한다. 이와 같은 공정으로, 폴리실리콘막(29a)과 텅스텐 실리사이드막(29b)으로 요홈만이 매립되고, 이 매립된 패턴이 폴리사이드 구조의 게이트 전극(29)이 된다.
이에 따라, 게이트 전극을 형성함과 동시에 전체 구조를 평탄화할 수 있다. 따라서, 종래의 평탄화 공정을 생략할 수 있다.
그런 다음, 공지된 바와 같이, 전체 구조상에 층간 절연막을 형성하고 금속 배선 공정을 실시한다.
이상에서 설명한 바와 같이, 본 발명은 실리콘 기판에 산소를 이온 주입하여 소자 분리막을 형성함으로써, 소자 분리막과 반도체 기판과의 단차를 없앨 수 있다.
둘째, 하나의 마스크와 Large Angle Tilt Implanted Drain의 형성 방법을 이용하여 LDD 구조의 소오스/드레인을 형성함으로써, 공정을 단순화할 수 있다.
셋째, 본 발명은 반도체 기판 상부를 절연막으로 평탄화하고 예정된 게이트 전극 영역의 절연막을 식각하여 요홈을 형성한 다음, 게이트 전극 물질을 매립하고 화학적 기계적 연마 공정으로 절연막상의 게이트 전극 물질을 제거하여 게이트 전극을 형성함으로써 게이트 전극의 손상 및 브릿지를 방지할 수 있다.
마지막으로, 화학적 기계적 연마 공정으로 게이트 전극을 형성함과 동시에 추가적인 공정없이 전체 구조를 평탄화할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (15)
- 반도체 기판상에 초기 산화막을 형성하는 단계;예정된 소자 분리 영역이 노출되도록, 사진 공정을 통하여 상기 반도체 기판상에 서로 소정 간격으로 이격된 제 1 마스크 패턴을 형성하는 단계;노출된 상기 반도체 기판내로 산소를 이온 주입하여, 상기 반도체 기판내에 소자 분리막을 형성하는 단계;상기 제 1 마스크 패턴을 제거하는 단계;상기 소자 분리막 사이에 소오스/드레인 영역으로 예정된 영역이 개구되도록, 사진 공정을 통하여 상기 반도체 기판상에 제 2 마스크 패턴을 형성하는 단계;상기 결과물상에 불순물 이온 주입 공정을 실시하여, 상기 소오스/드레인 영역을 형성하는 단계;상기 제 2 마스크 패턴을 제거하는 단계;상기 결과물상에 소정 두께의 절연막을 증착하는 단계;상기 소오스/드레인 영역 사이에 게이트 전극 영역으로 예정된 영역이 개구되도록, 사진 식각 공정으로 상기 절연막을 식각하여 요홈을 형성하는 단계;상기 결과물상에 소정 두께의 게이트 산화막 및 상기 요홈이 충분히 매립되도록 게이트 전극 물질을 차례로 증착하는 단계;및상기 절연막이 노출되도록 상기 게이트 전극 물질을 연마하는 단계를 포함하며, 상기 연마 공정으로 상기 요홈에만 상기 게이트 전극 물질이 매립된 게이트 전극이 형성되며, 동시에 상기 반도체 기판상의 전체 구조가 평탄화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 영역은 저농도의 접합 영역에 고농도의 접합 영역이 오버랩된 LDD 구조의 소오스/드레인 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 불순물 이온 주입 공정으로 상기 LDD 구조의 소오스/드레인 영역을 형성하는 방법으로,상기 반도체 기판에 대해 소정의 각도로 경사를 주며, 다수의 회수로 분할하여 상기 반도체 기판을 회전하면서 저농도의 불순물을 이온 주입하여 저농도 접합 영역을 형성하는 단계;및 상기 반도체 기판과 수직한 방향으로 상기 결과물상에 고농도의 불순물을 이온 주입하여, 상기 저농도 접합 영역에 고농도 접합 영역을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서, 상기 저농도 접합 영역은 상기 반도체 기판에 대해 45。 경사로, 8회에 거쳐 상기 반도체 기판을 회전하면서 저농도의 불순물을 이온 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 불순물 이온 주입 공정 단계와 상기 제 2 마스크 패턴을 제거하는 공정 단계 사이에 열처리 공정을 진행하여 주입된 불순물을 활성화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 요홈을 형성하는 단계와 상기 게이트 산화막을 형성하는 단계 사이에 문턱 전압 조절을 위한 불순물의 이온 주입 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 절연막은 티이오에스막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판상에 초기 산화막을 형성하는 단계;예정된 소자 분리 영역이 노출되도록, 사진 공정을 통하여 상기 반도체 기판상에 서로 소정 간격으로 이격된 제 1 마스크 패턴을 형성하는 단계;노출된 상기 반도체 기판내로 산소를 이온 주입하여, 상기 반도체 기판내에 소자 분리막을 형성하는 단계;상기 제 1 마스크 패턴을 제거하는 단계;상기 소자 분리막 사이에 LDD 구조의 소오스/드레인 영역에서 고농도 접합 영역으로 예정된 영역이 개구되도록, 사진 공정을 통하여 상기 반도체 기판상에 제 2 마스크 패턴을 형성하는 단계;상기 반도체 기판에 대해 소정의 각도로 경사를 주며, 다수의 회수로 분할하여 상기 반도체 기판을 회전하면서 저농도의 불순물을 이온 주입하여 저농도 접합 영역을 형성하는 단계;상기 반도체 기판과 수직한 방향으로 상기 결과물상에 고농도의 불순물을 이온 주입하여, 상기 저농도 접합 영역과 오버랩된 고농도 접합 영역을 형성하는 단계;상기 제 2 마스크 패턴을 제거하는 단계;상기 결과물상에 소정 두께의 절연막을 증착하는 단계;상기 소오스/드레인 영역 사이에 게이트 전극 영역으로 예정된 영역이 개구되도록, 사진 식각 공정으로 상기 절연막을 식각하여 요홈을 형성하는 단계;상기 결과물상에 소정 두께의 게이트 산화막 및 상기 요홈이 충분히 매립되도록 게이트 전극 물질을 차례로 증착하는 단계;및상기 절연막이 노출되도록 상기 게이트 전극 물질을 연마하는 단계를 포함하며, 상기 연마 공정으로 상기 요홈에만 상기 게이트 전극 물질이 매립된 게이트 전극이 형성되며, 동시에 상기 반도체 기판상의 전체 구조가 평탄화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 저농도 접합 영역은 상기 반도체 기판에 대해 45。 경사로, 8회에 거쳐 상기 반도체 기판을 회전하면서 저농도의 불순물을 이온 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 불순물 이온 주입 공정 단계와 상기 제 2 마스크 패턴을 제거하는 공정 단계 사이에 열처리 공정을 진행하여 주입된 불순물을 활성화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 요홈을 형성하는 단계와 상기 게이트 산화막을 형성하는 단계 사이에 문턱 전압 조절을 위한 불순물의 이온 주입 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 절연막은 티이오에스막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서, 상기 게이트 전극 물질은 도핑된 폴리실리콘막 및 그의 상부에 텅스텐 실리사이드층이 적층되어 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076718A KR100258199B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076718A KR100258199B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR19990056708A KR19990056708A (ko) | 1999-07-15 |
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Family
ID=19529320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970076718A KR100258199B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100258199B1 (ko) |
-
1997
- 1997-12-29 KR KR1019970076718A patent/KR100258199B1/ko not_active IP Right Cessation
Also Published As
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| KR19990056708A (ko) | 1999-07-15 |
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