JPH06151876A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06151876A JPH06151876A JP4299759A JP29975992A JPH06151876A JP H06151876 A JPH06151876 A JP H06151876A JP 4299759 A JP4299759 A JP 4299759A JP 29975992 A JP29975992 A JP 29975992A JP H06151876 A JPH06151876 A JP H06151876A
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Abstract
(57)【要約】
【目的】 エッチングによる素子分離膜の減少を抑制
し、素子間の絶縁性を高めることができる半導体記憶装
置の製造方法を提供することを目的とする。 【構成】 メモリセル領域M1内にメモリセルを形成す
るため、ＯＮＯ膜18が周辺トランジスタ領域T1を含む全
表面に形成される。ＯＮＯ膜18はメモリセル領域M1およ
び素子分離膜10の部分を除いて除去される。この後、第
二ポリシリコン層20を塗布してゲート電極の形状にパタ
ーニングし、エッチングによりメモリセル領域M1と周辺
トランジスタ領域T1に素子を設ける。ＯＮＯ膜18の存在
により、エッチング処理が素子分離膜10にまで及ばない
ため、素子分離膜10が減少せず、素子間の絶縁性が高ま
る。
し、素子間の絶縁性を高めることができる半導体記憶装
置の製造方法を提供することを目的とする。 【構成】 メモリセル領域M1内にメモリセルを形成す
るため、ＯＮＯ膜18が周辺トランジスタ領域T1を含む全
表面に形成される。ＯＮＯ膜18はメモリセル領域M1およ
び素子分離膜10の部分を除いて除去される。この後、第
二ポリシリコン層20を塗布してゲート電極の形状にパタ
ーニングし、エッチングによりメモリセル領域M1と周辺
トランジスタ領域T1に素子を設ける。ＯＮＯ膜18の存在
により、エッチング処理が素子分離膜10にまで及ばない
ため、素子分離膜10が減少せず、素子間の絶縁性が高ま
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものであり、特に、エッチングによる素子分離
領域の減少を抑制して素子間の絶縁性を高める方法に関
するものである。
に関するものであり、特に、エッチングによる素子分離
領域の減少を抑制して素子間の絶縁性を高める方法に関
するものである。
【０００２】
【従来の技術】一般に半導体記憶装置の製造において
は、メモリセルを形成するメモリセル領域の周辺部に周
辺トランジスタ領域が設けられる。メモリセル領域と周
辺トランジスタ領域では、従来以下のようにして電極が
形成されていた。
は、メモリセルを形成するメモリセル領域の周辺部に周
辺トランジスタ領域が設けられる。メモリセル領域と周
辺トランジスタ領域では、従来以下のようにして電極が
形成されていた。
【０００３】図４、５はＥ2ＰＲＯＭの製造工程の一部
である。図４Ａに示すように、ｐ形シリコン基板２の上
面にゲート酸化膜14と素子分離膜10が設けられている。
メモリセル領域M1はメモリセルを形成するための領域で
あり、周辺トランジスタ領域T1はトランジスタを形成す
るための領域である。
である。図４Ａに示すように、ｐ形シリコン基板２の上
面にゲート酸化膜14と素子分離膜10が設けられている。
メモリセル領域M1はメモリセルを形成するための領域で
あり、周辺トランジスタ領域T1はトランジスタを形成す
るための領域である。
【０００４】メモリセル領域M1のゲート酸化膜14の上に
は、フローティングゲートの材料であるポリシリコンが
第一ポリシリコン層16として選択的に堆積されている。
さらに、第一ポリシリコン層16を含む装置全体の表面に
は、ＯＮＯ膜18がゲート間絶縁膜として形成されてい
る。
は、フローティングゲートの材料であるポリシリコンが
第一ポリシリコン層16として選択的に堆積されている。
さらに、第一ポリシリコン層16を含む装置全体の表面に
は、ＯＮＯ膜18がゲート間絶縁膜として形成されてい
る。
【０００５】ＯＮＯ膜18はメモリセルの構造体であるた
め、周辺トランジスタ領域T1のＯＮＯ膜18はエッチング
により除去する（図４Ｂ）。この後、コントロールゲー
トの材料であるポリシリコンを構造体の全表面に堆積さ
せて、第二ポリシリコン層20とする（図５Ａ）。
め、周辺トランジスタ領域T1のＯＮＯ膜18はエッチング
により除去する（図４Ｂ）。この後、コントロールゲー
トの材料であるポリシリコンを構造体の全表面に堆積さ
せて、第二ポリシリコン層20とする（図５Ａ）。
【０００６】第二ポリシリコン層20上にレジストを塗布
してゲート電極の形状にパターニングする。レジストを
マスクとしてエッチングを行い、メモリセル領域M1に第
一ポリシリコン層16のフローティングゲート22、ＯＮＯ
膜18のゲート間絶縁膜24、第二ポリシリコン層20のコン
トロールゲート26で構成されるゲート構造体28を得る
（図５Ｂ）。周辺トランジスタ領域T1も同時にエッチン
グされ、第二ポリシリコン層20からなるコントロールゲ
ート30が形成される。
してゲート電極の形状にパターニングする。レジストを
マスクとしてエッチングを行い、メモリセル領域M1に第
一ポリシリコン層16のフローティングゲート22、ＯＮＯ
膜18のゲート間絶縁膜24、第二ポリシリコン層20のコン
トロールゲート26で構成されるゲート構造体28を得る
（図５Ｂ）。周辺トランジスタ領域T1も同時にエッチン
グされ、第二ポリシリコン層20からなるコントロールゲ
ート30が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体記憶装置の製造方法においては、次
のような問題があった。図５Ａの状態からエッチングに
よって第一ポリシリコン層16、ＯＮＯ膜18、第二ポリシ
リコン層20を除去しメモリセル領域M1にゲート構造体28
を形成するのと同時に、周辺トランジスタ領域T1のエッ
チングも進行する。エッチングはゲート構造体28の形成
に適した条件で行われるため、第二ポリシリコン層20が
塗布されただけの周辺トランジスタ領域T1では、エッチ
ングが過剰に進み素子分離膜10が減少する。このため、
周辺トランジスタ領域T1に形成されたトランジスタでは
素子間の絶縁性が低下していた。
ような従来の半導体記憶装置の製造方法においては、次
のような問題があった。図５Ａの状態からエッチングに
よって第一ポリシリコン層16、ＯＮＯ膜18、第二ポリシ
リコン層20を除去しメモリセル領域M1にゲート構造体28
を形成するのと同時に、周辺トランジスタ領域T1のエッ
チングも進行する。エッチングはゲート構造体28の形成
に適した条件で行われるため、第二ポリシリコン層20が
塗布されただけの周辺トランジスタ領域T1では、エッチ
ングが過剰に進み素子分離膜10が減少する。このため、
周辺トランジスタ領域T1に形成されたトランジスタでは
素子間の絶縁性が低下していた。
【０００８】また、上記の問題に対応するため、素子分
離膜10の減少を見越してあらかじめ素子分離膜10を厚く
形成する方法もある。しかしながら、この場合は熱処理
を長時間行わなければならず、基板に大きな熱ストレス
がかかっていた。
離膜10の減少を見越してあらかじめ素子分離膜10を厚く
形成する方法もある。しかしながら、この場合は熱処理
を長時間行わなければならず、基板に大きな熱ストレス
がかかっていた。
【０００９】この発明は、上記のような問題を解決し
て、エッチングによる素子分離膜の減少を抑制し、素子
間の絶縁性を高めることができる半導体記憶装置の製造
方法を提供することを目的とする。
て、エッチングによる素子分離膜の減少を抑制し、素子
間の絶縁性を高めることができる半導体記憶装置の製造
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、基板上に第一層および素子間絶縁膜を形成
する第一ステップ、第一ステップの後、第二層を一様に
形成した後、第一の素子領域に該第二層を残して他の部
分を除去する第二ステップ、第二ステップの後、第三層
を一様に形成した後、第一の素子領域および素子間絶縁
膜上部に該第三層を残して他の部分を除去する第三ステ
ップ、第三ステップの後、第四層を一様に形成した後、
第一の素子領域および第二の素子領域に該第四層を残し
て他の部分を除去する第四ステップ、を備えたことを特
徴とする。
製造方法は、基板上に第一層および素子間絶縁膜を形成
する第一ステップ、第一ステップの後、第二層を一様に
形成した後、第一の素子領域に該第二層を残して他の部
分を除去する第二ステップ、第二ステップの後、第三層
を一様に形成した後、第一の素子領域および素子間絶縁
膜上部に該第三層を残して他の部分を除去する第三ステ
ップ、第三ステップの後、第四層を一様に形成した後、
第一の素子領域および第二の素子領域に該第四層を残し
て他の部分を除去する第四ステップ、を備えたことを特
徴とする。
【００１１】請求項２の半導体装置の製造方法は、第一
層は第一絶縁膜、第二層は中間層、第三層は第二絶縁
膜、第四層は導電層であることを特徴とする。
層は第一絶縁膜、第二層は中間層、第三層は第二絶縁
膜、第四層は導電層であることを特徴とする。
【００１２】請求項３の半導体装置の製造方法は、中間
層は電荷保持用導電膜であることを特徴とする。
層は電荷保持用導電膜であることを特徴とする。
【００１３】請求項４の半導体装置の製造方法は、中間
層は電荷保持用絶縁膜であることを特徴とする。
層は電荷保持用絶縁膜であることを特徴とする。
【００１４】請求項５の半導体装置の製造方法は、中間
層は強誘電体膜であることを特徴とする。
層は強誘電体膜であることを特徴とする。
【００１５】請求項６の半導体装置の製造方法は、電荷
保持用導電膜は多結晶シリコンにリンを拡散させたもの
であることを特徴とする。
保持用導電膜は多結晶シリコンにリンを拡散させたもの
であることを特徴とする。
【００１６】
【作用】請求項１の製造方法では、第三ステップにおい
て素子間絶縁膜を第三層により覆った後、第四ステップ
において素子間絶縁膜上の第三層を第四層とともに除去
する。これにより、第四ステップで素子間絶縁膜が除去
されるのを防止し、第一の素子領域や第二の素子領域に
形成される素子の絶縁性を高める。
て素子間絶縁膜を第三層により覆った後、第四ステップ
において素子間絶縁膜上の第三層を第四層とともに除去
する。これにより、第四ステップで素子間絶縁膜が除去
されるのを防止し、第一の素子領域や第二の素子領域に
形成される素子の絶縁性を高める。
【００１７】請求項２の製造方法では、第一層は第一絶
縁膜、第二層は中間層、第三層は第二絶縁膜、第四層は
導電層に形成される。これにより、第一の素子領域には
半導体記憶装置が、第二の素子領域にはトランジスタが
絶縁性良く形成される。
縁膜、第二層は中間層、第三層は第二絶縁膜、第四層は
導電層に形成される。これにより、第一の素子領域には
半導体記憶装置が、第二の素子領域にはトランジスタが
絶縁性良く形成される。
【００１８】請求項３の製造方法では、中間層は電荷保
持用導電膜に形成される。これにより、第一の素子領域
には不揮発性メモリが、第二の素子領域にはトランジス
タが絶縁性良く形成される。
持用導電膜に形成される。これにより、第一の素子領域
には不揮発性メモリが、第二の素子領域にはトランジス
タが絶縁性良く形成される。
【００１９】請求項４の製造方法では、中間層は電荷保
持用絶縁膜に形成される。これにより、第一の素子領域
にはトラップ型メモリが、第二の素子領域にはトランジ
スタが絶縁性良く形成される。
持用絶縁膜に形成される。これにより、第一の素子領域
にはトラップ型メモリが、第二の素子領域にはトランジ
スタが絶縁性良く形成される。
【００２０】請求項５の製造方法では、中間層は強誘電
体膜に形成される。これにより、第一の素子領域には強
誘電体メモリが、第二の素子領域にはトランジスタが絶
縁性良く形成される。
体膜に形成される。これにより、第一の素子領域には強
誘電体メモリが、第二の素子領域にはトランジスタが絶
縁性良く形成される。
【００２１】請求項６の製造方法では、電荷保持用導電
膜は多結晶シリコンにリンを拡散して形成される。これ
により、多結晶シリコンを電荷保持用導電膜とする不揮
発性メモリが形成される。
膜は多結晶シリコンにリンを拡散して形成される。これ
により、多結晶シリコンを電荷保持用導電膜とする不揮
発性メモリが形成される。
【００２２】
【実施例】この発明の一実施例による半導体記憶装置の
製造方法について図面に基づいて説明する。第一の素子
領域であるメモリセル領域にＥ2ＰＲＯＭを形成し、メ
モリセル領域の周辺部には第二の素子領域である周辺ト
ランジスタ領域を設けるものとする。
製造方法について図面に基づいて説明する。第一の素子
領域であるメモリセル領域にＥ2ＰＲＯＭを形成し、メ
モリセル領域の周辺部には第二の素子領域である周辺ト
ランジスタ領域を設けるものとする。
【００２３】まず、図１Ａに示すように、ｐ形シリコン
基板２を酸化して上面にシリコン酸化膜４を形成する。
ＬＯＣＯＳ（Local Oxidation of Silicon）法により素
子分離を行うため、シリコン酸化膜４をＣＶＤ（Chemic
al Vapor Deposition）法によりシリコン窒化膜（図示
せず）で覆う。レジストパターンを用いたエッチングに
より、素子形成領域に相当する部分を除いてシリコン窒
化膜を除去する。この状態で、水蒸気（Ｈ2Ｏ）の雰囲
気で酸化して、シリコン窒化膜で覆われていない部分に
素子間絶縁膜である素子分離膜10を形成する。残ったシ
リコン窒化膜とその下部のシリコン酸化膜４を順次除去
して、シリコン表面を露出させて素子形成領域12を形成
する（図１Ｂ）。
基板２を酸化して上面にシリコン酸化膜４を形成する。
ＬＯＣＯＳ（Local Oxidation of Silicon）法により素
子分離を行うため、シリコン酸化膜４をＣＶＤ（Chemic
al Vapor Deposition）法によりシリコン窒化膜（図示
せず）で覆う。レジストパターンを用いたエッチングに
より、素子形成領域に相当する部分を除いてシリコン窒
化膜を除去する。この状態で、水蒸気（Ｈ2Ｏ）の雰囲
気で酸化して、シリコン窒化膜で覆われていない部分に
素子間絶縁膜である素子分離膜10を形成する。残ったシ
リコン窒化膜とその下部のシリコン酸化膜４を順次除去
して、シリコン表面を露出させて素子形成領域12を形成
する（図１Ｂ）。
【００２４】図１Ｂの状態から、チャネル濃度を調整す
るために、ｐ形シリコン基板２にホウ素イオンをイオン
注入する（チャネルイオン注入）。この後、素子形成領
域12の表面を熱処理して第一絶縁膜であるゲート酸化膜
14を形成する（図１Ｃ）。
るために、ｐ形シリコン基板２にホウ素イオンをイオン
注入する（チャネルイオン注入）。この後、素子形成領
域12の表面を熱処理して第一絶縁膜であるゲート酸化膜
14を形成する（図１Ｃ）。
【００２５】次に、メモリセル領域M1にメモリセルを形
成するため、まず、ＣＶＤ法により図１Ｃの構造体の表
面全面にポリシリコンを堆積する。レジスト（図示せ
ず）をマスクとしてポリシリコンをエッチングして周辺
トランジスタ領域T1のポリシリコンを除去する。これに
より、図１Ｃに示すように、フローティングゲートの材
料であるポリシリコンがメモリセル領域M1の表面に選択
的に堆積される。なお、このようにして選択的に堆積さ
れたポリシリコンを、中間層である第一ポリシリコン層
16とする。第一ポリシリコン層16は、リンをイオン注入
して、ｎ+ポリシリコン層とする。
成するため、まず、ＣＶＤ法により図１Ｃの構造体の表
面全面にポリシリコンを堆積する。レジスト（図示せ
ず）をマスクとしてポリシリコンをエッチングして周辺
トランジスタ領域T1のポリシリコンを除去する。これに
より、図１Ｃに示すように、フローティングゲートの材
料であるポリシリコンがメモリセル領域M1の表面に選択
的に堆積される。なお、このようにして選択的に堆積さ
れたポリシリコンを、中間層である第一ポリシリコン層
16とする。第一ポリシリコン層16は、リンをイオン注入
して、ｎ+ポリシリコン層とする。
【００２６】さらに、図１Ｃの構造体の表面を酸化して
酸化膜を設け、その上にＣＶＤ法により窒化膜を堆積さ
せ、さらにこの窒化膜の表面を酸化して、酸化膜―窒化
膜―酸化膜の三層構造を有する第二絶縁膜であるＯＮＯ
膜18を形成する（図２Ａ）。ＯＮＯ膜18は装置全体の表
面に形成され、ゲート間絶縁膜として機能する。この
後、周辺トランジスタ領域T1のＯＮＯ膜18をレジストパ
ターンを用いてエッチングにより除去する。これによ
り、メモリセル領域M1および素子分離膜10の部分だけが
ＯＮＯ膜18で覆われる（図２Ｂ）。
酸化膜を設け、その上にＣＶＤ法により窒化膜を堆積さ
せ、さらにこの窒化膜の表面を酸化して、酸化膜―窒化
膜―酸化膜の三層構造を有する第二絶縁膜であるＯＮＯ
膜18を形成する（図２Ａ）。ＯＮＯ膜18は装置全体の表
面に形成され、ゲート間絶縁膜として機能する。この
後、周辺トランジスタ領域T1のＯＮＯ膜18をレジストパ
ターンを用いてエッチングにより除去する。これによ
り、メモリセル領域M1および素子分離膜10の部分だけが
ＯＮＯ膜18で覆われる（図２Ｂ）。
【００２７】さらに、ＣＶＤ法により、コントロールゲ
ートの材料であるポリシリコンを図２Ｂの構造体の全表
面に堆積させ、導電層である第二ポリシリコン層20を設
ける（図３Ａ）。第二ポリシリコン層20上にレジスト
（図示せず）を塗布し、メモリセルおよびトランジスタ
のゲート電極の形状にパターニングする。レジストをマ
スクとしてメモリセル領域M1および周辺トランジスタ領
域T1のエッチングを行い、メモリセル領域M1に第一ポリ
シリコン層16のフローティングゲート22、ＯＮＯ膜18の
ゲート間絶縁膜24、第二ポリシリコン層20のコントロー
ルゲート26で構成されるゲート構造体28を得る。周辺ト
ランジスタ領域T1には、第二ポリシリコン層20のコント
ロールゲート30が形成される。また、素子分離膜10の部
分では、エッチングによりＯＮＯ膜18が除去される。エ
ッチング処理は素子分離膜10にまで及ばないため、素子
分離膜10は減少しない（図３Ｂ）。
ートの材料であるポリシリコンを図２Ｂの構造体の全表
面に堆積させ、導電層である第二ポリシリコン層20を設
ける（図３Ａ）。第二ポリシリコン層20上にレジスト
（図示せず）を塗布し、メモリセルおよびトランジスタ
のゲート電極の形状にパターニングする。レジストをマ
スクとしてメモリセル領域M1および周辺トランジスタ領
域T1のエッチングを行い、メモリセル領域M1に第一ポリ
シリコン層16のフローティングゲート22、ＯＮＯ膜18の
ゲート間絶縁膜24、第二ポリシリコン層20のコントロー
ルゲート26で構成されるゲート構造体28を得る。周辺ト
ランジスタ領域T1には、第二ポリシリコン層20のコント
ロールゲート30が形成される。また、素子分離膜10の部
分では、エッチングによりＯＮＯ膜18が除去される。エ
ッチング処理は素子分離膜10にまで及ばないため、素子
分離膜10は減少しない（図３Ｂ）。
【００２８】この状態から、素子形成領域12にソースお
よびドレインを形成した後、層間膜を設け、Ａｌ配線を
形成し、パッシベーション膜で覆ってメモリ素子および
周辺トランジスタを得る。
よびドレインを形成した後、層間膜を設け、Ａｌ配線を
形成し、パッシベーション膜で覆ってメモリ素子および
周辺トランジスタを得る。
【００２９】この実施例では、メモリセル領域にＥ2Ｐ
ＲＯＭを形成したが、トラップ型メモリ、強誘電体メモ
リのような他のメモリ素子を形成しても良い。
ＲＯＭを形成したが、トラップ型メモリ、強誘電体メモ
リのような他のメモリ素子を形成しても良い。
【００３０】
【発明の効果】請求項１の製造方法では、第三ステップ
において素子間絶縁膜を第三層により覆った後、第四ス
テップにおいて素子間絶縁膜上の第三層を第四層ととも
に除去するため、第四ステップで素子間絶縁膜が除去さ
れるのを防止し、第一の素子領域や第二の素子領域に形
成される素子の絶縁性を高める。したがって、第一の素
子領域内の素子と第二の素子領域内の素子を確実に絶縁
することができる。
において素子間絶縁膜を第三層により覆った後、第四ス
テップにおいて素子間絶縁膜上の第三層を第四層ととも
に除去するため、第四ステップで素子間絶縁膜が除去さ
れるのを防止し、第一の素子領域や第二の素子領域に形
成される素子の絶縁性を高める。したがって、第一の素
子領域内の素子と第二の素子領域内の素子を確実に絶縁
することができる。
【００３１】請求項２の製造方法では、第一層は第一絶
縁膜、第二層は中間層、第三層は第二絶縁膜、第四層は
導電層に形成されるため、第一の素子領域には半導体記
憶装置が、第二の素子領域にはトランジスタが絶縁性良
く形成される。
縁膜、第二層は中間層、第三層は第二絶縁膜、第四層は
導電層に形成されるため、第一の素子領域には半導体記
憶装置が、第二の素子領域にはトランジスタが絶縁性良
く形成される。
【００３２】請求項３の製造方法では、中間層は電荷保
持用導電膜に形成されるため、第一の素子領域には不揮
発性メモリが、第二の素子領域にはトランジスタが絶縁
性良く形成される。
持用導電膜に形成されるため、第一の素子領域には不揮
発性メモリが、第二の素子領域にはトランジスタが絶縁
性良く形成される。
【００３３】請求項４の製造方法では、中間層は電荷保
持用絶縁膜に形成されるため、第一の素子領域にはトラ
ップ型メモリが、第二の素子領域にはトランジスタが絶
縁性良く形成される。
持用絶縁膜に形成されるため、第一の素子領域にはトラ
ップ型メモリが、第二の素子領域にはトランジスタが絶
縁性良く形成される。
【００３４】請求項５の製造方法では、中間層は強誘電
体膜に形成されるため、第一の素子領域には強誘電体メ
モリが、第二の素子領域にはトランジスタが絶縁性良く
形成される。
体膜に形成されるため、第一の素子領域には強誘電体メ
モリが、第二の素子領域にはトランジスタが絶縁性良く
形成される。
【００３５】請求項６の製造方法では、電荷保持用導電
膜は多結晶シリコンにリンを拡散して形成されるため、
多結晶シリコンを電荷保持用導電膜とする不揮発性メモ
リが形成される。
膜は多結晶シリコンにリンを拡散して形成されるため、
多結晶シリコンを電荷保持用導電膜とする不揮発性メモ
リが形成される。
【図１】この発明の一実施例による半導体記憶装置の製
造方法を示す図である。
造方法を示す図である。
【図２】この発明の一実施例による半導体記憶装置の製
造方法を示す別の図である。
造方法を示す別の図である。
【図３】この発明の一実施例による半導体記憶装置の製
造方法を示すさらに別の図である。
造方法を示すさらに別の図である。
【図４】従来の方法による半導体記憶装置の製造方法を
示す図である。
示す図である。
【図５】従来の方法による半導体記憶装置の製造方法を
示す別の図である。
示す別の図である。
２・・・・シリコン基板 10・・・・素子分離膜 14・・・・ゲート酸化膜 16・・・・第一ポリシリコン層 18・・・・ＯＮＯ膜 M1・・・・メモリセル領域 T1・・・・周辺トランジスタ領域 20・・・・第二ポリシリコン層 22・・・・フローティングゲート 24・・・・ゲート間絶縁膜 26、30・・・・コントロールゲート
Claims (6)
- 【請求項１】素子間絶縁膜によって分離された第一の素
子、第二の素子を同時に形成する半導体装置の製造方法
であって、 基板上に第一層および素子間絶縁膜を形成する第一ステ
ップ、 第一ステップの後、第二層を一様に形成した後、第一の
素子領域に該第二層を残して他の部分を除去する第二ス
テップ、 第二ステップの後、第三層を一様に形成した後、第一の
素子領域および素子間絶縁膜上部に該第三層を残して他
の部分を除去する第三ステップ、 第三ステップの後、第四層を一様に形成した後、第一の
素子領域および第二の素子領域に該第四層を残して他の
部分を除去する第四ステップ、を備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】請求項１の製造方法において、第一層は第
一絶縁膜、第二層は中間層、第三層は第二絶縁膜、第四
層は導電層であることを特徴とする製造方法。 - 【請求項３】請求項２の製造方法において、中間層は電
荷保持用導電膜であることを特徴とする製造方法。 - 【請求項４】請求項２の製造方法において、中間層は電
荷保持用絶縁膜であることを特徴とする製造方法。 - 【請求項５】請求項２の製造方法において、中間層は強
誘電体膜であることを特徴とする製造方法。 - 【請求項６】請求項３の製造方法において、電荷保持用
導電膜は多結晶シリコンにリンを拡散させたものである
ことを特徴とする製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299759A JP2938290B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299759A JP2938290B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151876A true JPH06151876A (ja) | 1994-05-31 |
| JP2938290B2 JP2938290B2 (ja) | 1999-08-23 |
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-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157325B2 (en) | 2003-10-20 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor memory device |
| US7256126B1 (en) * | 2004-02-03 | 2007-08-14 | Macronix International Co., Ltd. | Pitch reduction integrating formation of memory array and peripheral circuitry |
| US8084353B2 (en) | 2004-02-03 | 2011-12-27 | Macronix International Co., Ltd. | Methods for pitch reduction formation |
| US8106519B2 (en) | 2008-04-22 | 2012-01-31 | Macronix International Co., Ltd. | Methods for pitch reduction |
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