KR20050016123A - 반도체 기억 장치 및 그 제조 방법 - Google Patents
반도체 기억 장치 및 그 제조 방법Info
- Publication number
- KR20050016123A KR20050016123A KR1020040061284A KR20040061284A KR20050016123A KR 20050016123 A KR20050016123 A KR 20050016123A KR 1020040061284 A KR1020040061284 A KR 1020040061284A KR 20040061284 A KR20040061284 A KR 20040061284A KR 20050016123 A KR20050016123 A KR 20050016123A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- ono
- main surface
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000012535 impurity Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 23
- 150000004767 nitrides Chemical class 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 기억 장치는, 주표면을 갖는 실리콘 기판(1)과, 실리콘 기판(1)의 주표면 상에 간격을 두고 형성된 n+ 확산층(7)(7A, 7B)과, n+ 확산층(7)(7A, 7B) 상에 각각 형성되고, 주표면보다도 상방으로 돌출되도록 주표면 상에 퇴적된 HDP 산화막(10)(10A, 10B)과 HDP 산화막(10A, 10B) 사이에 형성된 전하 유지층으로서의 ONO막(산화막(2), 질화막(3), 산화막(4)의 적층막)과, ONO막(2, 3, 4) 상으로부터 HDP 산화막(10A, 10B) 상으로 연장되는 게이트 전극(폴리실리콘막(5) 및 도핑된 폴리실리콘막(11))을 구비한다.
Description
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 전하 유지층으로서 ONO(Oxide-Nitride-Oxide)막을 이용하는 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
불휘발성 반도체 기억 장치 중, 특히 미세화에 적합한 구조로서, 예를 들면 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor)형 불휘발성 반도체 장치 등이 종래부터 알려져 있다.
종래의 SONOS형 반도체 기억 장치에서의, 셀 어레이 형성의 흐름에 대하여, 이하에 설명한다.
우선, 실리콘 기판 상에, 산화막, 질화막, 산화막의 3층 구조막(ONO막)을 CVD법 등에 의해 형성한다. 또, 상기의 ONO막은, 해당 셀에서의 전하 유지층으로 된다.
이어서, 셀 어레이의 확산층 배선 영역부가 개구한 레지스트 패턴으로 ONO막을 제거한 후, 예를 들면 As 등을 주입(이온 농도로서는 예를 들면 3.0×1015(1/㎠) 정도)하고, n+ 확산층 영역을 형성한다.
그리고, 레지스트를 제거하고, 상기한 n+ 확산층 영역을 산화하는 것에 의해, 해당 영역 상에 소자 분리 영역을 형성한다. 또, 이 때, 확산층 영역 이외의 영역에 대해서는, 잔류하고 있는 ONO막의 질화막의 효과에 의해 산화되지 않는다.
또한, 게이트 전극으로 되는 폴리실리콘 등을 CVD법 등에 의해 성막한다. 그리고, 워드선 패턴을 레지스트로 형성하고, 게이트 전극 이외의 영역의 폴리실리콘을 제거한다.
이상의 프로세스에 의해, SONOS형 반도체 기억 장치의 셀이 형성된다.
그러나, 상기한 바와 같은 반도체 기억 장치의 제조 방법에서는, 이하와 같은 문제가 있었다.
상술한 셀 어레이부 형성의 흐름에서는, 소정의 패턴으로 ONO막을 제거하고, 그 제거된 영역에 n+ 확산층 영역을 형성하고, 해당 확산층 영역 표면에 소자 분리 영역으로서 LOCOS(Local Oxidation of Silicon) 법에 의해 형성되는 영역을 형성한다. 이에 의해, 각 소자 사이의 ONO막이 분리되어 있다.
여기서, 상기의 LOCOS 법에 의한 영역(LOCOS 영역)의 형성 단계에서, 열 산화 처리에 의해 확산층(As 등)이 게이트 길이 방향으로 확산하고, 이 셀에서의 실효적인 게이트 길이가 짧아지는 경우가 있다. 이것은, 셀 사이즈의 미세화(스케일링)에 대한 장해가 된다.
이것에 대하여, 상기된 게이트 길이에의 영향을 고려하여, LOCOS 영역을 형성하지 않고, 또한 ONO막을 에칭하여 분리하지 않고 제조되는 SONOS형의 반도체 기억 장치가 고안되어 있다.
그러나, 이 경우에는, ONO막은, 주입되는 확산층(As)을 투과시키는 스루막으로서 이용되게 되며, 해당 ONO막(전하 유지층)의 전기적 신뢰성이 저하한다. 또한, ONO막이 각 소자 사이에서 분리되어 있지 않기 때문에, 셀 사이즈를 축소한 경우, 전하가 확산하여 인접하는 셀에 영향을 미치게 할 가능성이 있다.
그런데, 일본 특개2001-351993호 공보(종래예1)에서는, 실리콘 기판의 오목부에 HDP 산화막을 매립하고, 또한 CMP 법을 이용하여 연마하는 것에 의해, 불순물 확산 영역 상에만 해당 HDP 산화막을 남기도록 한 반도체 기억 장치가 개시되어 있다.
또한, 일본 특개2000-91450호 공보(종래예2)에서는, 소스, 드레인 확산층 및 제어 게이트의 표면에, 저저항화를 위해 티탄 실리사이드막이 형성된 불휘발성 반도체 기억 장치가 개시되어 있다.
또한, 일본 특개평10-12750호 공보(종래예3)에서는, 메모리 셀의 전하 축적부로 되는 부유 게이트가, 전기적으로 상호 접속된 2층의 다결정 실리콘막으로 형성되고, 이 2층의 다결정 실리콘막과 워드선(다결정 실리콘막)과의 사이에 산화 실리콘막이 형성된 불휘발성 반도체 기억 장치가 개시되어 있다.
그러나, 종래예1은, 부유 게이트와 컨트롤 게이트를 구비한 불휘발성 메모리를 개시한 것으로서, ONO막을 전하 유지층으로 하는 본 발명과는 전제가 전혀 상이한 것이다.
또한, 종래예2에서는, 실리사이드막이 형성된 확산층에 직교하여 게이트가 배치되는 구조는 개시되어 있지 않아서, 종래예에 따른 반도체 기억 장치와 본 발명에 따른 반도체 기억 장치와는 구성이 전혀 상이하다.
또한, 종래예3에서는, 2층의 다결정 실리콘막이 전하 유지층으로 되어, ONO막을 전하 유지층으로 하는 본 발명과는 구성이 서로 다른 것이다.
본 발명은, 상기한 바와 같은 문제를 감안하여 이루어진 것으로 것으로, 본 발명의 목적은, ONO막을 전하 유지층으로 하는 반도체 기억 장치에 있어서, 실효 게이트 길이가 짧아지는 것을 방지하여, 셀 사이즈의 미세화에 적합한 구조를 갖는 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 기억 장치는, 주표면을 갖는 반도체 기판과, 반도체 기판의 주표면 상에 간격을 두고 형성된 제1 불순물 영역 및 제2 불순물 영역과, 제1 불순물 영역 및 제2 불순물 영역 상에 각각 형성되며, 주표면보다도 상방으로 돌출하도록 주표면 상에 퇴적된 제1 절연막 및 제2 절연막과, 제1 절연막과 제2 절연막 사이에 형성된 ONO(Oxide-Nitride-Oxide)막과, ONO막 상으로부터 제1 절연막 및 제2 절연막 상에 연장하는 게이트 전극을 구비한다.
본 발명에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판의 주표면 상에 ONO막을 형성하는 공정과, ONO막 상에 제1 도전막과 해당 제1 도전막 상에 마스크막을 형성하는 공정과, 마스크막을 이용하여 에칭을 행하는 것에 의해 ONO막 및 제1 도전막에 주표면에 달하는 개구부를 형성하는 공정과, 개구부 내의 반도체 기판 표면에 불순물을 주입하여 불순물 영역을 형성하는 공정과, 개구부 내에 절연막을 퇴적하는 공정과, 마스크막을 제거하는 공정과, 제1 도전막 및 절연막을 피복하도록 제2 도전막을 형성하는 공정을 구비한다.
본 발명에 따르면, ONO막을 전하 유지층으로 하는 반도체 기억 장치에서, LOCOS 영역을 형성하지 않고 불순물 영역과 게이트 전극과의 절연을 실현할 수 있으므로, 열 산화 처리에 의한 불순물의 확산에 기인하여 실효 게이트 길이가 짧아지는 것을 억제할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부된 도면과 관련하여 이해되는 본 발명에 관한 다음과 같은 상세한 설명으로 분명해질 것이다.
이하에, 본 발명에 기초하는 반도체 기억 장치 및 그 제조 방법의 실시예에 대하여, 도 1 내지 도 11을 이용하여 설명한다.
본 실시예에 따른 반도체 기억 장치는, SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 메모리로서, 도 10에 도시한 바와 같이, 주표면을 갖는 반도체 기판으로서의 실리콘 기판(1)과, 실리콘 기판(1)의 주표면 상에 상호 간격을 두고 형성된 제1 불순물 영역 및 제2 불순물 영역으로서의 n+ 확산층(7)(7A, 7B)과, n+ 확산층(7)(7A, 7B) 상에 각각 형성되며, 주표면보다도 상방으로 돌출하도록 주표면 상에 퇴적된 제1 절연막 및 제2 절연막으로서의 HDP 산화막(10)(10A, 10B)과, HDP 산화막(10A, 10B) 사이에 형성된 ONO막(산화막(2), 질화막(3), 산화막(4)의 적층막)과, ONO막(2, 3, 4) 상으로부터 HDP 산화막(10A, 10B) 상으로 연장하는 게이트 전극(폴리실리콘막(5) 및 도핑된 폴리실리콘막(11))을 구비한다.
또, HDP 산화막(10)의 상면은, ONO막(2, 3, 4)의 상면보다도 상방에 위치하고, 게이트 전극(5, 11)은, ONO막(2, 3, 4) 위에 하방으로 돌출하는 돌출부(12)를 갖고, 돌출부(12)의 측벽 상으로부터 불순물 영역에 달하도록 사이드월 절연막(8)을 형성하며, 사이드월 절연막(8)으로 피복되어 있지 않은 n+ 확산층(7)의 표면에 실리사이드막(9)(9A, 9B)이 형성되어 있다.
또한, HDP 산화막이란, 고밀도 플라즈마(HDP : High Density Plasma)를 이용하여 형성된 산화막을 의미한다.
상기의 구성에서, 게이트 전극(폴리실리콘막(5) 및 도핑된 폴리실리콘막(11))과 n+ 확산층(7)은 HDP 산화막(10)에 의해 절연된다. 따라서, SONOS 메모리의 셀의 형성에서, LOCOS 영역의 형성 공정을 생략할 수 있으며, 해당 공정에서의 열 처리에 의해 불순물 영역의 확산이 촉진되어, 실효적인 게이트 길이가 짧아지는 것을 억제할 수 있다. 그 결과, SONOS 메모리의 스케일링에서 유리하게 된다.
또한, 종래의 SONOS 메모리에서는, LOCOS 영역 형성 시의 고온의 열 처리에 의해, 실리사이드막이 응집하기 때문에, 확산층 배선을 저저항화하는 것이 곤란한 경우가 있었다. 이에 대하여, 본 실시예에 따른 SONOS 메모리에서는, 셀 형성 시에 LOCOS 영역의 형성이 불필요하고, 확산층 배선을 저저항화하기 때문에, n+ 확산층(7)의 표면에 실리사이드막(9)을 형성하는 것이 가능하게 된다.
n+ 확산층(7)의 표면에 실리사이드막(9)을 형성함으로써, 해당 확산층(7)의 전기 저항을 저감시킬 수 있다. 여기서, 사이드월 절연막(8)을 이용함으로써, n+ 확산층(7) 상에, 실리사이드막(9)을 자기 정합적으로 형성하는 살리사이드(Salicide : Self-Aligned-Silicide) 프로세스를 적용할 수 있다.
이어서, 상기의 SONOS 메모리의 제조 방법에 대하여, 도 1 내지 도 10을 이용하여 설명한다.
본 실시예에 따른 SONOS 메모리(반도체 기억 장치)의 제조 방법은, 도 1 내지 도 10에 도시한 바와 같이, 실리콘 기판(1)의 주표면 상에 ONO막(2, 3, 4)을 형성하는 공정(도 1)과, ONO막(2, 3, 4) 상에 제1 도전막으로서의 폴리실리콘막(5)과 폴리실리콘막(5) 상에 마스크막으로서의 질화막(6)을 형성하는 공정(도 2)과, 질화막(6)을 이용하여 에칭을 행하는 것에 의해 ONO막(2, 3, 4) 및 폴리실리콘막(5)에 주표면에 달하는 개구부를 형성하는 공정(도 3)과, 개구부 내의 실리콘 기판(1) 표면에 불순물을 주입하여 n+ 확산층(7)을 형성하는 공정(도 4)과, 개구부 내에 절연막으로서의 HDP 산화막(10)을 퇴적하는 공정(도 7, 도 8)과, 질화막(6)을 제거하는 공정(도 9)과, 폴리실리콘막(5) 및 HDP 산화막(10)을 피복하도록 제2 도전막으로서의 도핑된 폴리실리콘막(11)을 형성하는 공정(도 10)을 구비한다.
또한, 상기의 제조 방법은, n+ 확산층(7)을 형성하는 공정과 개구부 내에 HDP 산화막(10)을 퇴적하는 공정과의 사이에, 해당 개구부의 벽면에 사이드월 절연막(8)을 형성하는 공정(도 5)과, n+ 확산층(7)에서 사이드월 절연막(8)으로 둘러싸인 영역 상에 실리사이드막(9)을 형성하는 공정(도 6)을 더 구비한다. 이상의 공정의 실시에 의해, 도 10에 도시하는 구조의 반도체 기억 장치가 형성된다.
이상의 공정의 실시에 의해, 상술한 바와 같이, 스케일링에서 유리한 SONOS 메모리를 제공할 수 있다.
상술한 SONOS 메모리의 제조 흐름에 대하여, 이하에, 더 상세히 설명한다.
우선, 도 1에 도시한 바와 같이, 실리콘 기판(1) 상에 산화막(2), 질화막(3), 산화막(4)의 3층으로 이루어지는 적층 구조막(ONO막)을, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해 형성한다. 또, 이 ONO막이, SONOS 메모리에서의 전하 유지층으로 된다.
이어서, 도 2에 도시한 바와 같이, ONO막(2, 3, 4) 상에, 50㎚ 이상 100㎚ 이하 정도의 두께로 폴리실리콘막(5)을 형성하고, 해당 폴리실리콘막(5) 상에 100㎚ 정도의 두께로 질화막(6)을 형성한다. 또, 폴리실리콘막(5) 및 질화막(6)은 예를 들면 CVD법 등에 의해 형성된다.
질화막(6) 상에, 셀 어레이의 확산층 배선 영역의 패턴에 대응한 레지스트 패턴을 형성하고, 질화막(6)을 예로 들면 드라이 에칭 등에 의해 제거한다. 또한, 레지스트의 제거 후, 질화막(6)을 마스크로 하여 폴리실리콘막(5) 및 ONO막(2, 3, 4)을 순차적으로 에칭하여 제거하고, 확산층 배선 영역에 개구부를 형성한다. 이에 의해 도 3에 도시하는 구조가 얻어진다.
이어서, 상기의 확산층 배선 영역에, 예를 들면 비소 등의 불순물(n+ 확산층(7))을 주입한다. 여기서, 주입 에너지 및 주입량(이온 농도)의 일례로서는, 예를 들면, 40(KeV)에서 1.0×1015(1/㎠)인 경우 등을 생각할 수 있다. 이에 의해 도 4에 도시하는 구조가 얻어진다.
CVD법 등을 이용하여, 예를 들면 TEOS(tetra Ethyl Ortho Silicate) 산화막 등의 절연막을 50㎚ 정도 퇴적하고, 그 후, 이방성 드라이 에칭을 행함으로써, 도 5에 도시한 바와 같이, 개구부 내의 벽면에 사이드월 절연막(8)을 형성한다.
예를 들면 코발트, 니켈, 티탄 등을 스퍼터링에 의해 퇴적하고, 400℃ 정도에서 램프 어닐링 처리를 행하고, 도 6에 도시한 바와 같이, 사이드월 절연막(8)에 둘러싸인 n+ 확산층(7) 표면에 실리사이드막(9)을 형성한다. 그리고, 재차 800℃ 정도에서 램프 어닐링 처리를 행하여, 실리사이드막(9)의 저항을 저감시킨다.
이어서, 도 7에 도시한 바와 같이, 예를 들면 고밀도 플라즈마(HDP) CVD법을 이용하여, HDP 산화막(10)을 300㎚ 정도 퇴적한다.
그리고, 도 8에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing)법 등을 이용하여, HDP 산화막(10)을 연마하여, 폴리실리콘막(5) 상의 질화막(6)을 노출시킨다.
또한, 산성 용액을 첨가하는 것에 의해, 도 9에 도시한 바와 같이, 질화막(6)을 제거한다. 그리고, 본 실시예에 따른 SONOS 메모리에서 게이트 전극으로 되는 폴리실리콘막(5)에 예를 들면 인 등의 불순물을 5(KeV) 이상 10(KeV) 이하 정도에서 2.0×1015(1/㎠) 정도 주입하여, 해당 실리콘막(5)을 n형으로 바꾼다.
그리고, 도 10에 도시한 바와 같이, CVD법 등을 이용하여, n형의 도핑된 폴리실리콘막(11)을 폴리실리콘막(5) 상에 퇴적시킨다. 여기서, 도핑된 폴리실리콘막(11)에는, 게이트 전극의 저항을 저감시키기 위해, 인 등의 n형의 불순물이 도핑되어 있다. 여기서, 해당 실리콘막(11)을 퇴적시킬 때에는, 웨이퍼를 1매씩 처리하는 방식(매엽식 처리)을 채용하는 것이 바람직하다. 이에 의해, 실리사이드막(9)에 작용하는 열 처리 시간을 짧게 할 수 있어, SONOS 메모리의 비트선의 저항을 더 저감시킬 수 있다.
이어서, 도핑된 폴리실리콘막(11) 상에, 워드선의 패턴에 대응한 레지스트 패턴을 형성하고, 워드선 이외의 영역의 실리콘막(5, 11)을 제거한다.
도 11은, 본 실시예에 따른 반도체 기억 장치의 상면도이다. 도 11에서, HDP 산화막(10)의 하부에 형성된 n+ 확산층(7)(비트선)과 게이트 전극으로서의 실리콘막(5, 11)(워드선)은, 해당 산화막(10)에 의해 전기적으로 분리되어 있다.
본 실시예에서는, 이상의 구성에 의해, 종래의 SONOS 메모리보다도 비트선 등이 저저항이고, 또한 불순물 영역의 확산이 억제되어 스케일링에 적합한 SONOS 메모리를 제공하는 것이 가능하게 된다.
또, 본 실시예에 따른 SONOS 메모리의 특징을, 예를 들면 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor) 메모리 등에 적용하는 것은, 당초부터 예정되어 있다.
본 발명을 상세히 설명하여 기재해 왔지만, 이것은 예시를 위한 것일 뿐으로, 한정시키지는 않으며, 발명의 정신과 범위는 첨부된 청구 범위에 의해서만 한정되는 것임을 분명히 이해할 수 있을 것이다.
본 발명에 따르면, ONO막을 전하 유지층으로 하는 반도체 기억 장치에서, LOCOS 영역을 형성하지 않고 불순물 영역과 게이트 전극과의 절연을 실현할 수 있으므로, 열 산화 처리에 의한 불순물의 확산에 기인하여 실효 게이트 길이가 짧아지는 것을 억제할 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제1공정을 도시한 단면도.
도 2는 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제2 공정을 도시한 단면도.
도 3은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제3공정을 도시한 단면도.
도 4는 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제4 공정을 도시한 단면도.
도 5는 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제5 공정을 도시한 단면도.
도 6은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제6 공정을 도시한 단면도.
도 7은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제7 공정을 도시한 단면도.
도 8은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제8 공정을 도시한 단면도.
도 9는 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제조 공정의 제9 공정을 도시한 단면도.
도 10은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 단면도.
도 11은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2, 4 : 산화막
3, 6 : 질화막
5 : 폴리실리콘막
7 : n+ 확산층
8 : 사이드월 절연막
9 : 실리사이드막
10 : HDP 산화막
11 : 도핑된 폴리실리콘막
12 : 돌출부
Claims (4)
- 주표면을 갖는 반도체 기판과,상기 반도체 기판의 상기 주표면 상에 간격을 두고 형성된 제1 불순물 영역및 제2 불순물 영역과,상기 제1 불순물 영역 및 제2 불순물 영역 상에 각각 형성되고, 상기 주표면보다도 상방으로 돌출하도록 상기 주표면 상에 퇴적된 제1 절연막 및 제2 절연막과,상기 제1 절연막과 제2 절연막 사이에 형성된 ONO(Oxide-Nitride-Oxide)막과,상기 ONO막 상으로부터 상기 제1 절연막 및 제2 절연막 상에 연장하는 게이트 전극을 구비한 반도체 기억 장치.
- 제1항에 있어서,상기 제1 절연막과 제2 절연막의 상면은, 상기 ONO막의 상면보다도 상방에 위치하고,상기 게이트 전극은, 상기 ONO막 상에 하방으로 돌출하는 돌출부를 갖고,상기 돌출부의 측벽 상으로부터 상기 불순물 영역에 달하도록 사이드월 절연막을 형성하고,상기 사이드월 절연막으로 피복되어 있지 않은 상기 불순물 영역의 표면에 실리사이드막을 형성한 반도체 기억 장치.
- 반도체 기판의 주표면 상에 ONO막을 형성하는 공정과,상기 ONO막 상에 제1 도전막 및 상기 제1 도전막 상에 마스크막을 형성하는 공정과,상기 마스크막을 이용하여 에칭을 행하는 것에 의해 ONO막 및 제1 도전막에 상기 주표면에 달하는 개구부를 형성하는 공정과,상기 개구부 내의 상기 반도체 기판 표면에 불순물을 주입하여 불순물 영역을 형성하는 공정과,상기 개구부 내에 절연막을 퇴적하는 공정과,상기 마스크막을 제거하는 공정과,상기 제1 도전막 및 상기 절연막을 피복하도록 제2 도전막을 형성하는 공정을 구비한 반도체 기억 장치의 제조 방법.
- 제3항에 있어서,상기 개구부의 벽면에 사이드월 절연막을 형성하는 공정과,상기 불순물 영역에 있어서 상기 사이드월 절연막에 둘러싸인 영역 상에 실리사이드막을 형성하는 공정을 더 구비한 반도체 기억 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003288849A JP2005057187A (ja) | 2003-08-07 | 2003-08-07 | 半導体記憶装置およびその製造方法 |
| JPJP-P-2003-00288849 | 2003-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050016123A true KR20050016123A (ko) | 2005-02-21 |
| KR100573332B1 KR100573332B1 (ko) | 2006-04-24 |
Family
ID=34114056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040061284A KR100573332B1 (ko) | 2003-08-07 | 2004-08-04 | 반도체 기억 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7038304B2 (ko) |
| JP (1) | JP2005057187A (ko) |
| KR (1) | KR100573332B1 (ko) |
| TW (1) | TWI239598B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7368350B2 (en) * | 2005-12-20 | 2008-05-06 | Infineon Technologies Ag | Memory cell arrays and methods for producing memory cell arrays |
| US20070212833A1 (en) * | 2006-03-13 | 2007-09-13 | Macronix International Co., Ltd. | Methods for making a nonvolatile memory device comprising a shunt silicon layer |
| KR20100104684A (ko) * | 2009-03-18 | 2010-09-29 | 삼성전자주식회사 | 반도체 장치의 게이트 구조물 및 그의 형성방법 |
| TW201725704A (zh) * | 2016-01-05 | 2017-07-16 | 聯華電子股份有限公司 | 非揮發性記憶體元件及其製作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012750A (ja) | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 不揮発性半導体記憶装置の製造方法 |
| US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| JP3389112B2 (ja) | 1998-09-09 | 2003-03-24 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| TW486733B (en) * | 1999-12-28 | 2002-05-11 | Toshiba Corp | Dry etching method and manufacturing method of semiconductor device for realizing high selective etching |
| JP2001351993A (ja) | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| EP1312120A1 (en) * | 2000-08-14 | 2003-05-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| JP2002359308A (ja) * | 2001-06-01 | 2002-12-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
2003
- 2003-08-07 JP JP2003288849A patent/JP2005057187A/ja active Pending
-
2004
- 2004-07-21 US US10/895,089 patent/US7038304B2/en not_active Expired - Fee Related
- 2004-07-26 TW TW093122273A patent/TWI239598B/zh not_active IP Right Cessation
- 2004-08-04 KR KR1020040061284A patent/KR100573332B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US7038304B2 (en) | 2006-05-02 |
| TWI239598B (en) | 2005-09-11 |
| JP2005057187A (ja) | 2005-03-03 |
| KR100573332B1 (ko) | 2006-04-24 |
| TW200509308A (en) | 2005-03-01 |
| US20050032310A1 (en) | 2005-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7250654B2 (en) | Non-volatile memory device | |
| US6265292B1 (en) | Method of fabrication of a novel flash integrated circuit | |
| US6518124B1 (en) | Method of fabricating semiconductor device | |
| JP2004281662A (ja) | 半導体記憶装置及びその製造方法 | |
| KR101037036B1 (ko) | 불휘발성 반도체 메모리 및 그 제조 방법 | |
| US9780107B2 (en) | Methods of forming integrated circuit devices | |
| US6420237B1 (en) | Method of manufacturing twin bit cell flash memory device | |
| JP2003258134A (ja) | 半導体装置の製造方法 | |
| JPWO2006117851A1 (ja) | 半導体装置およびその製造方法 | |
| US6849500B2 (en) | Method for manufacturing a nonvolatile memory device including an opening formed into an inverse-tapered shape | |
| JP6880595B2 (ja) | 半導体装置及びその製造方法 | |
| KR100573332B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US8207560B2 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| US6943082B2 (en) | Method for manufacturing a nonvolatile memory device | |
| JP4944766B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004047802A (ja) | 半導体装置の製造方法 | |
| US7087487B2 (en) | Method for fabricating nonvolatile memory device and method for fabricating semiconductor device | |
| JP6178129B2 (ja) | 半導体装置の製造方法 | |
| JP2872874B2 (ja) | 半導体記憶装置およびその製法 | |
| JP2010129740A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2010067683A (ja) | 半導体装置およびその製造方法 | |
| JP2021061450A (ja) | 半導体装置及びその製造方法 | |
| JP2011119510A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2011040689A (ja) | 半導体装置の製造方法 | |
| KR20060083503A (ko) | 부유게이트를 가지는 비휘발성 기억장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130321 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140319 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160318 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170322 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180406 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |