JPH08264668A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH08264668A JPH08264668A JP7087652A JP8765295A JPH08264668A JP H08264668 A JPH08264668 A JP H08264668A JP 7087652 A JP7087652 A JP 7087652A JP 8765295 A JP8765295 A JP 8765295A JP H08264668 A JPH08264668 A JP H08264668A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
(57)【要約】
【目的】 浮遊ゲート形成用のポリシリコン膜のエッチ
ング速度を落とさないようにしながら、消去電流のバラ
ツキを抑えて過剰消去が生じないようにする。 【構成】 ｐ型シリコン基板１上に、素子分離酸化膜２
とゲート酸化膜３を形成し、その上にノンドープの第１
のポリシリコン膜を形成する。第１のポリシリコン膜の
全膜厚にイオン注入が行われないエネルギーでリンを注
入して高濃度第１のポリシリコン膜４ｃ、低濃度第１の
ポリシリコン膜４ｂを形成する。ゲート間酸化膜５と第
２のポリシリコン膜６ａを形成する〔図２（ａ）〕。第
２のポリシリコン膜６ａ、ゲート間酸化膜５、第１のポ
リシリコン膜４ｃ、４ｂをパターニングして制御ゲート
６と浮遊ゲート４を形成する〔図２（ｂ）〕。制御ゲー
ト６の表面にシリコン酸化膜７を形成する〔図２
（ｃ）〕。
ング速度を落とさないようにしながら、消去電流のバラ
ツキを抑えて過剰消去が生じないようにする。 【構成】 ｐ型シリコン基板１上に、素子分離酸化膜２
とゲート酸化膜３を形成し、その上にノンドープの第１
のポリシリコン膜を形成する。第１のポリシリコン膜の
全膜厚にイオン注入が行われないエネルギーでリンを注
入して高濃度第１のポリシリコン膜４ｃ、低濃度第１の
ポリシリコン膜４ｂを形成する。ゲート間酸化膜５と第
２のポリシリコン膜６ａを形成する〔図２（ａ）〕。第
２のポリシリコン膜６ａ、ゲート間酸化膜５、第１のポ
リシリコン膜４ｃ、４ｂをパターニングして制御ゲート
６と浮遊ゲート４を形成する〔図２（ｂ）〕。制御ゲー
ト６の表面にシリコン酸化膜７を形成する〔図２
（ｃ）〕。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に電気的一括消去が可能な型の不揮発性半
導体記憶装置に関する。
置に関し、特に電気的一括消去が可能な型の不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（電気的に消去可能なプロ
グラマブルＲＯＭ）の一種に、フラッシュメモリと呼ば
れる一括消去可能なな不揮発性メモリがある。フラッシ
ュメモリとしては様々な構造のものが提案されている
が、その１つに、仮想接地分割ゲート型と称される方式
のものがある。この方式のＥＥＰＲＯＭは、メモリセ
ルのソース・ドレインを埋め込みビット線として用い
る、メモリセル毎にスプリットゲートと呼ばれる選択
トランジスタが直列に接続される、という２つの特長を
有している。
グラマブルＲＯＭ）の一種に、フラッシュメモリと呼ば
れる一括消去可能なな不揮発性メモリがある。フラッシ
ュメモリとしては様々な構造のものが提案されている
が、その１つに、仮想接地分割ゲート型と称される方式
のものがある。この方式のＥＥＰＲＯＭは、メモリセ
ルのソース・ドレインを埋め込みビット線として用い
る、メモリセル毎にスプリットゲートと呼ばれる選択
トランジスタが直列に接続される、という２つの特長を
有している。
【０００３】以下では、図６乃至図９を参照して、従来
の仮想接地分割ゲート型ＥＥＰＲＯＭについて説明する
ことにする。図６は、仮想接地分割ゲート型ＥＥＰＲＯ
Ｍのセル・アレイ部の平面図であり、図７、図８は、そ
れぞれそのＡ−Ａ線とＢ−Ｂ線の断面図である。
の仮想接地分割ゲート型ＥＥＰＲＯＭについて説明する
ことにする。図６は、仮想接地分割ゲート型ＥＥＰＲＯ
Ｍのセル・アレイ部の平面図であり、図７、図８は、そ
れぞれそのＡ−Ａ線とＢ−Ｂ線の断面図である。
【０００４】図６〜図８に示すように、ソース・ドレイ
ン領域を構成するｎ+ 型埋め込み拡散層８はｐ型シリコ
ン基板の表面領域に形成され、図６の上下方向に平行に
配置されている。ｎ+ 型埋め込み拡散層８は比較的厚い
シリコン酸化膜９により覆われている。基板上には、こ
の埋め込み拡散層８と直交して素子分離酸化膜２が平行
に形成されている。基板上には、また、ゲート酸化膜３
を介してポリシリコンからなる浮遊ゲート４′が一部が
埋め込み拡散層８と重なる態様でマトリックス状に形成
されている。さらに、この浮遊ゲート４′上には、ゲー
ト間酸化膜５を介してポリシリコンからなる制御ゲート
６が埋め込み拡散層８と直交して形成されている。制御
ゲート６の表面はシリコン酸化膜７により被覆されてい
る。
ン領域を構成するｎ+ 型埋め込み拡散層８はｐ型シリコ
ン基板の表面領域に形成され、図６の上下方向に平行に
配置されている。ｎ+ 型埋め込み拡散層８は比較的厚い
シリコン酸化膜９により覆われている。基板上には、こ
の埋め込み拡散層８と直交して素子分離酸化膜２が平行
に形成されている。基板上には、また、ゲート酸化膜３
を介してポリシリコンからなる浮遊ゲート４′が一部が
埋め込み拡散層８と重なる態様でマトリックス状に形成
されている。さらに、この浮遊ゲート４′上には、ゲー
ト間酸化膜５を介してポリシリコンからなる制御ゲート
６が埋め込み拡散層８と直交して形成されている。制御
ゲート６の表面はシリコン酸化膜７により被覆されてい
る。
【０００５】図９は、図６に示したセル・アレイ部の等
価回路図である。図９に示されるように、ｎ+ 型埋め込
み拡散層８はビット線（Ｂ１、Ｂ２、・・・）を構成し
ており、制御ゲート６はワード線（Ｗ１、Ｗ２、・・
・）を構成している。各メモリセルのチャネル部上で
は、浮遊ゲート４′と制御ゲート６とが重なっている部
分と制御ゲートが直接チャネル部に対向している部分
（いわゆるスプリットゲート）とがある。
価回路図である。図９に示されるように、ｎ+ 型埋め込
み拡散層８はビット線（Ｂ１、Ｂ２、・・・）を構成し
ており、制御ゲート６はワード線（Ｗ１、Ｗ２、・・
・）を構成している。各メモリセルのチャネル部上で
は、浮遊ゲート４′と制御ゲート６とが重なっている部
分と制御ゲートが直接チャネル部に対向している部分
（いわゆるスプリットゲート）とがある。
【０００６】このメモリは以下のように動作する。図９
中のセル（２、１）の読み出し動作は、ワード線Ｗ２に
例えば５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を
１．５Ｖ、他のワード線を接地、他のビット線をフロー
ティング（オープン）とすることにより行う。また、同
セルに対する書き込みは、ワード線Ｗ２に例えば１２Ｖ
を印加し、ビット線Ｂ１を接地し、ビット線Ｂ２に７Ｖ
を印加し非選択の他のワード線は接地することにより当
該セルのチャネルにホットエレクトロンを発生させこれ
をこのセルの浮遊ゲートに注入することにより行う。メ
モリセルの消去動作は、ワード線（制御ゲート６）を接
地し、ビット線（ｎ+ 型埋め込み拡散層８）に例えば１
５Ｖを印加して、浮遊ゲート中のキャリアをソース・ド
レイン領域に引き抜くことによって行う。
中のセル（２、１）の読み出し動作は、ワード線Ｗ２に
例えば５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を
１．５Ｖ、他のワード線を接地、他のビット線をフロー
ティング（オープン）とすることにより行う。また、同
セルに対する書き込みは、ワード線Ｗ２に例えば１２Ｖ
を印加し、ビット線Ｂ１を接地し、ビット線Ｂ２に７Ｖ
を印加し非選択の他のワード線は接地することにより当
該セルのチャネルにホットエレクトロンを発生させこれ
をこのセルの浮遊ゲートに注入することにより行う。メ
モリセルの消去動作は、ワード線（制御ゲート６）を接
地し、ビット線（ｎ+ 型埋め込み拡散層８）に例えば１
５Ｖを印加して、浮遊ゲート中のキャリアをソース・ド
レイン領域に引き抜くことによって行う。
【０００７】この従来のＥＥＰＲＯＭは、概略次の工程
を経て製作されていた。 ｐ型シリコン基板１の表面領域内に選択的にイオン
注入を行ってｎ+ 型埋め込み拡散層８を形成する。 ＣＶＤ法によりシリコン酸化膜を堆積し、これをｎ
+ 型埋め込み拡散層８と直交するように加工して素子分
離酸化膜２を形成する。 熱酸化によってゲート酸化膜３を形成する。 浮遊ゲートを形成するため、リンが１Ｅ２０／ｃｍ
3 以上ドープされた第１のポリシリコン膜（４ａ′）を
堆積し、これをｎ+ 型埋め込み拡散層８と平行なパター
ンに加工する（この加工後の状態の斜視図を図５（ｂ）
に示す）。ここで、ポリシリコンの成膜時にリンをドー
プするのは全膜厚にわたって均一の濃度の膜を得るため
であり、また、高濃度にリンをドープするのはエッチン
グ速度とエッチング選択性を高めるためである。 ゲート間酸化膜５を形成した後、第２のポリシリコ
ン膜を堆積し、これをｎ+ 型埋め込み拡散層８と直交す
るパターンに加工して制御ゲート６を形成し、さらに第
１のポリシリコン膜をパターニングして浮遊ゲート４′
を形成する。
を経て製作されていた。 ｐ型シリコン基板１の表面領域内に選択的にイオン
注入を行ってｎ+ 型埋め込み拡散層８を形成する。 ＣＶＤ法によりシリコン酸化膜を堆積し、これをｎ
+ 型埋め込み拡散層８と直交するように加工して素子分
離酸化膜２を形成する。 熱酸化によってゲート酸化膜３を形成する。 浮遊ゲートを形成するため、リンが１Ｅ２０／ｃｍ
3 以上ドープされた第１のポリシリコン膜（４ａ′）を
堆積し、これをｎ+ 型埋め込み拡散層８と平行なパター
ンに加工する（この加工後の状態の斜視図を図５（ｂ）
に示す）。ここで、ポリシリコンの成膜時にリンをドー
プするのは全膜厚にわたって均一の濃度の膜を得るため
であり、また、高濃度にリンをドープするのはエッチン
グ速度とエッチング選択性を高めるためである。 ゲート間酸化膜５を形成した後、第２のポリシリコ
ン膜を堆積し、これをｎ+ 型埋め込み拡散層８と直交す
るパターンに加工して制御ゲート６を形成し、さらに第
１のポリシリコン膜をパターニングして浮遊ゲート４′
を形成する。
【０００８】
【発明が解決しようとする課題】上述した従来のＥＥＰ
ＲＯＭでは、浮遊ゲートを形成するための第１のポリシ
リコン膜は素子分離酸化膜間のスペースを埋めるためこ
こでの膜厚がほぼ素子分離酸化膜分厚くなる。そのた
め、このポリシリコン膜のパターニング（上記のの工
程との工程との２回）に長時間を要することになる。
この時間を短縮するために、従来例では、このポリシリ
コン膜の不純物濃度を１Ｅ２０／ｃｍ3 以上と高くして
いた。
ＲＯＭでは、浮遊ゲートを形成するための第１のポリシ
リコン膜は素子分離酸化膜間のスペースを埋めるためこ
こでの膜厚がほぼ素子分離酸化膜分厚くなる。そのた
め、このポリシリコン膜のパターニング（上記のの工
程との工程との２回）に長時間を要することになる。
この時間を短縮するために、従来例では、このポリシリ
コン膜の不純物濃度を１Ｅ２０／ｃｍ3 以上と高くして
いた。
【０００９】しかし、浮遊ゲートのリン濃度を上げると
その後の熱処理工程を経ることによりポリシリコンのグ
レインサイズが大きくなる。グレインサイズが大きくな
ると消去時の消去電流のばらつきが大きくなり、ＥＥＰ
ＲＯＭフラッシュメモリの消去動作のときに過剰消去さ
れるメモリセルが発生しやすくなり、歩留りが低下す
る。消去電流がばらつく理由は次のように考えられてい
る。ポリシリコンでは、結晶粒界にリンの偏析が起こ
り、そしてこのリンはゲート酸化膜へしみ出してくる。
このリンのしみ出しのあった領域では消去電流（トンネ
ル電流）が流れやすくなるが、グレインサイズが大きく
なるとリンのしみ出しが不均一になるため、消去電流の
流れやすさも不均一になる。上記と同じ理由により、グ
レインサイズが大きくなると書き込み電流のばらつきも
大きくなり、書き込み後のしきい値電圧のばらつきも大
きくなる。
その後の熱処理工程を経ることによりポリシリコンのグ
レインサイズが大きくなる。グレインサイズが大きくな
ると消去時の消去電流のばらつきが大きくなり、ＥＥＰ
ＲＯＭフラッシュメモリの消去動作のときに過剰消去さ
れるメモリセルが発生しやすくなり、歩留りが低下す
る。消去電流がばらつく理由は次のように考えられてい
る。ポリシリコンでは、結晶粒界にリンの偏析が起こ
り、そしてこのリンはゲート酸化膜へしみ出してくる。
このリンのしみ出しのあった領域では消去電流（トンネ
ル電流）が流れやすくなるが、グレインサイズが大きく
なるとリンのしみ出しが不均一になるため、消去電流の
流れやすさも不均一になる。上記と同じ理由により、グ
レインサイズが大きくなると書き込み電流のばらつきも
大きくなり、書き込み後のしきい値電圧のばらつきも大
きくなる。
【００１０】浮遊ゲートの不純物濃度を下げなおかつス
ループット向上させるためには、高いエッチングレート
の条件で加工を行う必要が生じるが、そのような条件で
はエッチングの選択比が低下するため、ゲート酸化膜を
エッチングして基板へダメージを与える可能性が高くな
る。
ループット向上させるためには、高いエッチングレート
の条件で加工を行う必要が生じるが、そのような条件で
はエッチングの選択比が低下するため、ゲート酸化膜を
エッチングして基板へダメージを与える可能性が高くな
る。
【００１１】本発明は上記の従来例の問題点を解決すべ
くなされたものであって、その目的は、スループットの
大幅な低下を招くことなく、消去電流および書き込み電
流のばらつきを低く抑えることができるようにすること
である。そして、このことにより、フラッシュ型のＥＥ
ＰＲＯＭを歩留り高く安価に製造しうるようにしようと
するものである。
くなされたものであって、その目的は、スループットの
大幅な低下を招くことなく、消去電流および書き込み電
流のばらつきを低く抑えることができるようにすること
である。そして、このことにより、フラッシュ型のＥＥ
ＰＲＯＭを歩留り高く安価に製造しうるようにしようと
するものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板（１）の表面領域内に
形成された、ソース・ドレイン領域を構成する複数の高
不純物濃度の拡散層（８）と、前記半導体基板上にゲー
ト酸化膜（３）を介してマトリックス状に配置された、
一部が前記拡散層に掛かる多結晶シリコンからなる浮遊
ゲート（４）と、前記浮遊ゲートを行方向に連続して覆
う複数本の制御ゲート（６）とを備えた不揮発性半導体
記憶装置において、前記浮遊ゲートは前記ゲート酸化膜
に接する側（４ｂ）の不純物濃度が前記制御ゲート側
（４ｃ）の不純物濃度より低くなされていることを特徴
とする不揮発性半導体記憶装置、が提供される。
め、本発明によれば、半導体基板（１）の表面領域内に
形成された、ソース・ドレイン領域を構成する複数の高
不純物濃度の拡散層（８）と、前記半導体基板上にゲー
ト酸化膜（３）を介してマトリックス状に配置された、
一部が前記拡散層に掛かる多結晶シリコンからなる浮遊
ゲート（４）と、前記浮遊ゲートを行方向に連続して覆
う複数本の制御ゲート（６）とを備えた不揮発性半導体
記憶装置において、前記浮遊ゲートは前記ゲート酸化膜
に接する側（４ｂ）の不純物濃度が前記制御ゲート側
（４ｃ）の不純物濃度より低くなされていることを特徴
とする不揮発性半導体記憶装置、が提供される。
【００１３】また、本発明によれば、 半導体基板（１）の表面領域内にソース・ドレイン
領域となる複数の高不純物濃度の拡散層（８）を形成す
る工程と、 半導体基板上にゲート酸化膜（３）を介して下層
（４ｂ）の不純物濃度が低く上層（４ｃ）の不純物濃度
が高いポリシリコン膜を形成する工程と、 前記ポリシリコン膜（４ｂ、４ｃ）をパターニング
して、一部領域が前記拡散層に掛かりかつ列方向に延在
する浮遊ゲート形成用ポリシリコン膜を複数個形成する
工程と、 制御ゲート形成用のポリシリコン膜（６ａ）を堆積
し、これと前記浮遊ゲート形成用ポリシリコン膜を選択
的に除去して、行方向に平行に延在する複数の制御ゲー
ト（６）と、マトリックス状に配置された浮遊ゲート
（４）とを形成する工程と、を含む不揮発性半導体記憶
装置の製造方法、が提供される。
領域となる複数の高不純物濃度の拡散層（８）を形成す
る工程と、 半導体基板上にゲート酸化膜（３）を介して下層
（４ｂ）の不純物濃度が低く上層（４ｃ）の不純物濃度
が高いポリシリコン膜を形成する工程と、 前記ポリシリコン膜（４ｂ、４ｃ）をパターニング
して、一部領域が前記拡散層に掛かりかつ列方向に延在
する浮遊ゲート形成用ポリシリコン膜を複数個形成する
工程と、 制御ゲート形成用のポリシリコン膜（６ａ）を堆積
し、これと前記浮遊ゲート形成用ポリシリコン膜を選択
的に除去して、行方向に平行に延在する複数の制御ゲー
ト（６）と、マトリックス状に配置された浮遊ゲート
（４）とを形成する工程と、を含む不揮発性半導体記憶
装置の製造方法、が提供される。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して説明
する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程順断面図である〔この断面位置は図６のＡ−Ａ線での
断面に相当している〕。まず、フォトリソグラフィ法に
よりｐ型シリコン基板１上にフォトレジスト（図示な
し）を設け、これをマスクとしてリンのイオン注入を行
って、紙面に平行な方向に走るｎ+ 型埋め込み拡散層
（８：図示なし）を形成する。次に、ｐ型シリコン基板
１上に熱酸化法により膜厚３０００Å程度の素子分離酸
化膜２を紙面に直交するように形成し、続いて、同じく
熱酸化法により膜厚２００Å程度のゲート酸化膜を形成
する〔図１（ａ）〕。
する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程順断面図である〔この断面位置は図６のＡ−Ａ線での
断面に相当している〕。まず、フォトリソグラフィ法に
よりｐ型シリコン基板１上にフォトレジスト（図示な
し）を設け、これをマスクとしてリンのイオン注入を行
って、紙面に平行な方向に走るｎ+ 型埋め込み拡散層
（８：図示なし）を形成する。次に、ｐ型シリコン基板
１上に熱酸化法により膜厚３０００Å程度の素子分離酸
化膜２を紙面に直交するように形成し、続いて、同じく
熱酸化法により膜厚２００Å程度のゲート酸化膜を形成
する〔図１（ａ）〕。
【００１５】次に、ＬＰＣＶＤ（減圧ＣＶＤ）法により
全面に浮遊ゲートを形成するための第１のポリシリコン
膜４ａを３０００Å程度の膜厚に成長させる〔図１
（ｂ）〕。この第１のポリシリコン膜４ａは成長時に不
純物が添加されなかったノンドープポリシリコンであ
る。次に、イオン注入法によりこの第１のポリシリコン
膜４ａにリンを導入する。このとき、リンが第１のポリ
シリコン膜４ａの３０００Åの厚さの２５００Åの深さ
のところまでしか導入されないようなエネルギーでイオ
ン注入を行う。
全面に浮遊ゲートを形成するための第１のポリシリコン
膜４ａを３０００Å程度の膜厚に成長させる〔図１
（ｂ）〕。この第１のポリシリコン膜４ａは成長時に不
純物が添加されなかったノンドープポリシリコンであ
る。次に、イオン注入法によりこの第１のポリシリコン
膜４ａにリンを導入する。このとき、リンが第１のポリ
シリコン膜４ａの３０００Åの厚さの２５００Åの深さ
のところまでしか導入されないようなエネルギーでイオ
ン注入を行う。
【００１６】これにより、図１（ｃ）に示されるよう
に、下層が低濃度第１のポリシリコン膜４ｂ、上層が高
濃度第１のポリシリコン膜４ｃになされたポリシリコン
膜が形成される。このように、ゲート酸化膜３と接して
いる第１のポリシリコン膜のリン濃度が薄くなったこと
により、この部分のグレインサイズが大きくなることは
防止され、したがって、消去電流のばらつきが抑制され
消去時の過剰消去の問題はなくなる。しかし、リンの注
入深さが第１のポリシリコン膜４ａの膜厚分の深さより
浅い場合、ノンドープあるいは低濃度のままに残された
ポリシリコン膜の膜厚分だけ、エッチング時のスループ
ットが低下する。したがって、低濃度第１のポリシリコ
ン膜４ｂの膜厚は、消去電流にばらつきの生じない範囲
内でできるだけ薄くする方が、高スループットを得るた
めには有利である。
に、下層が低濃度第１のポリシリコン膜４ｂ、上層が高
濃度第１のポリシリコン膜４ｃになされたポリシリコン
膜が形成される。このように、ゲート酸化膜３と接して
いる第１のポリシリコン膜のリン濃度が薄くなったこと
により、この部分のグレインサイズが大きくなることは
防止され、したがって、消去電流のばらつきが抑制され
消去時の過剰消去の問題はなくなる。しかし、リンの注
入深さが第１のポリシリコン膜４ａの膜厚分の深さより
浅い場合、ノンドープあるいは低濃度のままに残された
ポリシリコン膜の膜厚分だけ、エッチング時のスループ
ットが低下する。したがって、低濃度第１のポリシリコ
ン膜４ｂの膜厚は、消去電流にばらつきの生じない範囲
内でできるだけ薄くする方が、高スループットを得るた
めには有利である。
【００１７】第１のポリシリコン膜にイオン注入を行っ
て導電性を高めた後、フォトリソグラフィ法およびドラ
イエッチングにより、ポリシリコン膜４ｂ、４ｃを紙面
に平行なパターンに加工する〔図示された断面では加工
後の状態も図１（ｃ）のままである〕。このとき、ポリ
シリコン膜が一部先に形成したｎ+ 型埋め込み拡散層に
掛かるようにする。この場合のエッチングは、高濃度第
１のポリシリコン膜４ｃではエッチング速度が高く、低
濃度第１のポリシリコン膜４ｂではエッチング速度が低
くなる。
て導電性を高めた後、フォトリソグラフィ法およびドラ
イエッチングにより、ポリシリコン膜４ｂ、４ｃを紙面
に平行なパターンに加工する〔図示された断面では加工
後の状態も図１（ｃ）のままである〕。このとき、ポリ
シリコン膜が一部先に形成したｎ+ 型埋め込み拡散層に
掛かるようにする。この場合のエッチングは、高濃度第
１のポリシリコン膜４ｃではエッチング速度が高く、低
濃度第１のポリシリコン膜４ｂではエッチング速度が低
くなる。
【００１８】次に、第１のポリシリコン膜の表面を９０
０℃以上で熱酸化するかＣＶＤ法を用いるかあるいはそ
の組み合わせにより第１のポリシリコン膜上にゲート間
酸化膜５を形成する。このゲート間酸化膜５の代わり
に、酸化膜−窒化膜−酸化膜からなるいわゆるＯＮＯ構
造のゲート間絶縁膜を用いるようにしてもよい。その
後、制御ゲートを形成するための第２のポリシリコン膜
６ａを３０００Å程度の膜厚に成長させる〔図２
（ａ）〕。
０℃以上で熱酸化するかＣＶＤ法を用いるかあるいはそ
の組み合わせにより第１のポリシリコン膜上にゲート間
酸化膜５を形成する。このゲート間酸化膜５の代わり
に、酸化膜−窒化膜−酸化膜からなるいわゆるＯＮＯ構
造のゲート間絶縁膜を用いるようにしてもよい。その
後、制御ゲートを形成するための第２のポリシリコン膜
６ａを３０００Å程度の膜厚に成長させる〔図２
（ａ）〕。
【００１９】次に、フォトリソグラフィ法およびドライ
エッチング法を用いて、第２のポリシリコン膜６ａを紙
面に直交するパターンに加工して制御ゲート６を形成す
る。引き続き、ゲート間酸化膜５および第１のポリシリ
コン膜４ｃ、４ｂをエッチングして浮遊ゲート４を形成
する〔図２（ｂ）〕。この実施例では、同一のフォトレ
ジストにより、第２、第１のポリシリコン膜をパターニ
ングして制御ゲート６と浮遊ゲート４を形成していた
が、この方法に代え、制御ゲート形成後に新たにフォト
リソグラフィ法を適用しこれにより形成されたフォトレ
ジストを用いて浮遊ゲートを形成するようにしてもよ
い。
エッチング法を用いて、第２のポリシリコン膜６ａを紙
面に直交するパターンに加工して制御ゲート６を形成す
る。引き続き、ゲート間酸化膜５および第１のポリシリ
コン膜４ｃ、４ｂをエッチングして浮遊ゲート４を形成
する〔図２（ｂ）〕。この実施例では、同一のフォトレ
ジストにより、第２、第１のポリシリコン膜をパターニ
ングして制御ゲート６と浮遊ゲート４を形成していた
が、この方法に代え、制御ゲート形成後に新たにフォト
リソグラフィ法を適用しこれにより形成されたフォトレ
ジストを用いて浮遊ゲートを形成するようにしてもよ
い。
【００２０】しかる後、熱酸化法またはＣＶＤ法によ
り、少なくとも制御ゲート６の上表面と側面および浮遊
ゲート４の側面を覆うシリコン酸化膜７を形成する〔図
２（ｃ）〕。次に、全面を被覆する層間絶縁膜を形成
し、この層間絶縁膜を選択的に除去してシリコン基板や
ポリシリコン膜との電気接続をとるためのコンタクトホ
ールを形成し、続いて、Ａｌ等の金属膜を堆積しこれを
パターニングして配線層を形成する。
り、少なくとも制御ゲート６の上表面と側面および浮遊
ゲート４の側面を覆うシリコン酸化膜７を形成する〔図
２（ｃ）〕。次に、全面を被覆する層間絶縁膜を形成
し、この層間絶縁膜を選択的に除去してシリコン基板や
ポリシリコン膜との電気接続をとるためのコンタクトホ
ールを形成し、続いて、Ａｌ等の金属膜を堆積しこれを
パターニングして配線層を形成する。
【００２１】［第２の実施例］図３（ａ）〜（ｃ）およ
び図４（ａ）〜（ｃ）は、本発明の第２の実施例を説明
するための工程順断面図である〔この断面位置は図６の
Ａ−Ａ線での断面に相当している〕。第１の実施例の場
合と同様に、まず、フォトリソグラフィ法およびイオン
注入法により、ｐ型シリコン基板１の表面領域内に紙面
に平行な方向に走るｎ+ 型埋め込み拡散層（８：図示な
し）を形成する。次に、ｐ型シリコン基板１上にＣＶＤ
法により、膜厚約４０００Åのシリコン酸化膜を堆積
し、活性化領域となる幅４０００Åの領域のシリコン酸
化膜を除去して、素子分離酸化膜２を形成する。次に、
熱酸化法によりゲート酸化膜３となるシリコン酸化膜を
２００Å程度成長させる〔図３（ａ）〕。
び図４（ａ）〜（ｃ）は、本発明の第２の実施例を説明
するための工程順断面図である〔この断面位置は図６の
Ａ−Ａ線での断面に相当している〕。第１の実施例の場
合と同様に、まず、フォトリソグラフィ法およびイオン
注入法により、ｐ型シリコン基板１の表面領域内に紙面
に平行な方向に走るｎ+ 型埋め込み拡散層（８：図示な
し）を形成する。次に、ｐ型シリコン基板１上にＣＶＤ
法により、膜厚約４０００Åのシリコン酸化膜を堆積
し、活性化領域となる幅４０００Åの領域のシリコン酸
化膜を除去して、素子分離酸化膜２を形成する。次に、
熱酸化法によりゲート酸化膜３となるシリコン酸化膜を
２００Å程度成長させる〔図３（ａ）〕。
【００２２】次に、ＣＶＤ法により、ノンドープの第１
のポリシリコン膜４ａを３０００Å程度の膜厚に成長さ
せる〔図３（ｂ）〕。この第１のポリシリコン膜４ａの
膜厚は３０００Å程度なので素子分離酸化膜２間のスペ
ースは完全に埋め込まれる。次に、イオン注入法により
第１のポリシリコン膜４ａにリンを導入する。このと
き、リンが前記第１のポリシリコン膜４の３０００Åの
厚さのところまでしか導入されないようなエネルギーで
イオン注入を行う。これにより、図３（ｃ）に示される
ように、素子分離酸化膜２間のスペースはリンが殆ど導
入されていない低濃度第１のポリシリコン膜４ｂによっ
て埋め込まれ、その上には、高濃度第１のポリシリコン
膜４ｃが形成される。しかし、この実施例の場合も、高
スループットを得るためには、消去特性に悪影響を及ぼ
さない範囲でイオン注入深さを深くすることが望まし
い。
のポリシリコン膜４ａを３０００Å程度の膜厚に成長さ
せる〔図３（ｂ）〕。この第１のポリシリコン膜４ａの
膜厚は３０００Å程度なので素子分離酸化膜２間のスペ
ースは完全に埋め込まれる。次に、イオン注入法により
第１のポリシリコン膜４ａにリンを導入する。このと
き、リンが前記第１のポリシリコン膜４の３０００Åの
厚さのところまでしか導入されないようなエネルギーで
イオン注入を行う。これにより、図３（ｃ）に示される
ように、素子分離酸化膜２間のスペースはリンが殆ど導
入されていない低濃度第１のポリシリコン膜４ｂによっ
て埋め込まれ、その上には、高濃度第１のポリシリコン
膜４ｃが形成される。しかし、この実施例の場合も、高
スループットを得るためには、消去特性に悪影響を及ぼ
さない範囲でイオン注入深さを深くすることが望まし
い。
【００２３】第１のポリシリコン膜にイオン注入を行っ
て導電性を高めた後、フォトリソグラフィ法およびドラ
イエッチングにより、ポリシリコン膜４ｂ、４ｃを紙面
に平行なパターンに加工する〔図示された断面では加工
後の状態も図３（ｃ）のままである。また、加工後の状
態を斜視図にて図５（ａ）に示す〕。このとき、ポリシ
リコン膜が一部先に形成したｎ+ 型埋め込み拡散層に掛
かるようにする。この場合のエッチングは、高濃度第１
のポリシリコン膜４ｃではエッチング速度が高く、低濃
度第１のポリシリコン膜４ｂではエッチング速度が低く
なる。
て導電性を高めた後、フォトリソグラフィ法およびドラ
イエッチングにより、ポリシリコン膜４ｂ、４ｃを紙面
に平行なパターンに加工する〔図示された断面では加工
後の状態も図３（ｃ）のままである。また、加工後の状
態を斜視図にて図５（ａ）に示す〕。このとき、ポリシ
リコン膜が一部先に形成したｎ+ 型埋め込み拡散層に掛
かるようにする。この場合のエッチングは、高濃度第１
のポリシリコン膜４ｃではエッチング速度が高く、低濃
度第１のポリシリコン膜４ｂではエッチング速度が低く
なる。
【００２４】次に、第１のポリシリコン膜の表面を９０
０℃以上で熱酸化するかＣＶＤ法を用いるかあるいはそ
の組み合わせにより第１のポリシリコン膜上にゲート間
酸化膜５を形成する。その後、制御ゲートを形成するた
めの第２のポリシリコン膜６ａを３０００Å程度の膜厚
に成長させる〔図４（ａ）〕。
０℃以上で熱酸化するかＣＶＤ法を用いるかあるいはそ
の組み合わせにより第１のポリシリコン膜上にゲート間
酸化膜５を形成する。その後、制御ゲートを形成するた
めの第２のポリシリコン膜６ａを３０００Å程度の膜厚
に成長させる〔図４（ａ）〕。
【００２５】次に、フォトリソグラフィ法およびドライ
エッチング法を用いて、第２のポリシリコン膜６ａを紙
面に直交するパターンに加工して制御ゲート６を形成す
る。引き続き、ゲート間酸化膜５および第１のポリシリ
コン膜４ｃ、４ｂをエッチングして浮遊ゲート４を形成
する。次に、熱酸化法またはＣＶＤ法により、少なくと
も制御ゲート６の上表面と側面および浮遊ゲート４の側
面を覆うシリコン酸化膜７を形成する〔図４（ｂ）〕。
次に、全面に層間絶縁膜を形成し、この層間絶縁膜に、
シリコン基板やポリシリコン膜との電気接続をとるため
のコンタクトホールを形成し、続いて、金属膜の堆積と
そのパターニングを行って配線層を形成する。
エッチング法を用いて、第２のポリシリコン膜６ａを紙
面に直交するパターンに加工して制御ゲート６を形成す
る。引き続き、ゲート間酸化膜５および第１のポリシリ
コン膜４ｃ、４ｂをエッチングして浮遊ゲート４を形成
する。次に、熱酸化法またはＣＶＤ法により、少なくと
も制御ゲート６の上表面と側面および浮遊ゲート４の側
面を覆うシリコン酸化膜７を形成する〔図４（ｂ）〕。
次に、全面に層間絶縁膜を形成し、この層間絶縁膜に、
シリコン基板やポリシリコン膜との電気接続をとるため
のコンタクトホールを形成し、続いて、金属膜の堆積と
そのパターニングを行って配線層を形成する。
【００２６】［実施例の変更］以上好ましい実施例につ
いて説明したが、本発明はこれら実施例に限定されるも
のではなく、特許請求の範囲に記載された範囲内におい
て、適宜の変更が可能なものである。例えば、実施例で
は、ノンドープの第１のポリシリコン膜にイオン注入を
行うことにより、低濃度層と高濃度層とからなるポリシ
リコン膜を形成していたが、この方法に代え、成膜の初
期には不純物をドープしないでポリシリコンを成長さ
せ、後にドーピングガスを供給してドープトポリシリコ
ン膜を成長させるようにしてもよい。また、本発明は、
仮想接地分割ゲート型以外の不揮発性半導体記憶装置に
も適用が可能なものである。
いて説明したが、本発明はこれら実施例に限定されるも
のではなく、特許請求の範囲に記載された範囲内におい
て、適宜の変更が可能なものである。例えば、実施例で
は、ノンドープの第１のポリシリコン膜にイオン注入を
行うことにより、低濃度層と高濃度層とからなるポリシ
リコン膜を形成していたが、この方法に代え、成膜の初
期には不純物をドープしないでポリシリコンを成長さ
せ、後にドーピングガスを供給してドープトポリシリコ
ン膜を成長させるようにしてもよい。また、本発明は、
仮想接地分割ゲート型以外の不揮発性半導体記憶装置に
も適用が可能なものである。
【００２７】
【発明の効果】以上述べたように、本発明の不揮発性半
導体記憶装置は、ゲート酸化膜に接する部分の不純物濃
度を低くそれ以外の領域の不純物濃度を高くしたポリシ
リコン膜を用いて浮遊ゲートを形成したものであるの
で、浮遊ゲート形成用のポリシリコン膜のエッチング速
度を高く維持することができるとともにゲート酸化膜に
接する部分のポリシリコンのグレインサイズの増大を防
止することができる。したがって、本発明によれば、ス
ループットの低下を最小限に抑えつつ消去電流および書
き込み電流のばらつきを少なくして消去特性および書き
込み特性を安定にし歩留りを向上させることができる。
導体記憶装置は、ゲート酸化膜に接する部分の不純物濃
度を低くそれ以外の領域の不純物濃度を高くしたポリシ
リコン膜を用いて浮遊ゲートを形成したものであるの
で、浮遊ゲート形成用のポリシリコン膜のエッチング速
度を高く維持することができるとともにゲート酸化膜に
接する部分のポリシリコンのグレインサイズの増大を防
止することができる。したがって、本発明によれば、ス
ループットの低下を最小限に抑えつつ消去電流および書
き込み電流のばらつきを少なくして消去特性および書き
込み特性を安定にし歩留りを向上させることができる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図２】本発明の第１の実施例の製造方法を説明するた
めの、図１の工程に続く工程での工程順断面図。
めの、図１の工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図４】本発明の第２の実施例の製造方法を説明するた
めの、図３の工程に続く工程での工程順断面図。
めの、図３の工程に続く工程での工程順断面図。
【図５】本発明の第２の実施例および従来例の製造工程
途中の段階を示す斜視図。
途中の段階を示す斜視図。
【図６】従来例の平面図。
【図７】図６のＡ−Ａ線の断面図。
【図８】図６のＢ−Ｂ線の断面図。
【図９】図６の等価回路図。
１ ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４、４′ 浮遊ゲート ４ａ、４ａ′ 第１のポリシリコン膜 ４ｂ 低濃度第１のポリシリコン膜 ４ｃ 高濃度第１のポリシリコン膜 ５ ゲート間酸化膜 ６ 制御ゲート ６ａ 第２のポリシリコン膜 ７ シリコン酸化膜 ８ ｎ+ 型埋め込み拡散層 ９ 厚いシリコン酸化膜
Claims (4)
- 【請求項１】 半導体基板の表面領域内に形成された、
ソース・ドレイン領域を構成する複数の高不純物濃度の
拡散層と、前記半導体基板上にゲート酸化膜を介してマ
トリックス状に配置された、一部領域が前記拡散層に掛
かる多結晶シリコンからなる浮遊ゲートと、前記浮遊ゲ
ートを行方向に連続して覆う複数本の制御ゲートとを備
えた不揮発性半導体記憶装置において、前記浮遊ゲート
は前記ゲート酸化膜に接する側の不純物濃度が前記制御
ゲート側の不純物濃度より低くなされていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記拡散層が前記制御ゲートと直交する
ビット線として形成されていることを特徴とする請求項
１記載の不揮発性半導体記憶装置。 - 【請求項３】 （１）半導体基板の表面領域内にソース
・ドレイン領域となる複数の高不純物濃度の拡散層を形
成する工程と、 （２）半導体基板上にゲート酸化膜を介して下層の不純
物濃度が低く上層の不純物濃度が高いポリシリコン膜を
形成する工程と、 （３）前記ポリシリコン膜をパターニングして、一部領
域が前記拡散層に掛かりかつ列方向に延在する浮遊ゲー
ト形成用ポリシリコン膜を複数個形成する工程と、 （４）制御ゲート形成用のポリシリコン膜を堆積し、こ
れと前記浮遊ゲート形成用ポリシリコン膜を選択的に除
去して、行方向に平行に延在する複数の制御ゲートと、
マトリックス状に配置された浮遊ゲートとを形成する工
程と、を含むことを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項４】 前記第（２）の工程においては、ノンド
ープの多結晶シリコン膜を堆積し、該多結晶シリコン膜
の下面にまで到達しないエネルギーで不純物をイオン注
入することによって異なる不純物濃度の領域を有する多
結晶シリコン膜を形成することを特徴とする請求項３記
載の不揮発性半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087652A JP3008812B2 (ja) | 1995-03-22 | 1995-03-22 | 不揮発性半導体記憶装置およびその製造方法 |
| US08/619,189 US5670809A (en) | 1995-03-22 | 1996-03-21 | Non-volatile semiconductor memory device |
| KR1019960007807A KR100239616B1 (ko) | 1995-03-22 | 1996-03-22 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
| US08/933,844 US5985720A (en) | 1995-03-22 | 1997-09-19 | Method of making non-volatile semiconductor memory device with the floating gate having upper and lower impurity concentrations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087652A JP3008812B2 (ja) | 1995-03-22 | 1995-03-22 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264668A true JPH08264668A (ja) | 1996-10-11 |
| JP3008812B2 JP3008812B2 (ja) | 2000-02-14 |
Family
ID=13920901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7087652A Expired - Fee Related JP3008812B2 (ja) | 1995-03-22 | 1995-03-22 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5670809A (ja) |
| JP (1) | JP3008812B2 (ja) |
| KR (1) | KR100239616B1 (ja) |
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| KR100414562B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 셀의 제조 방법 |
| KR100491457B1 (ko) * | 2001-11-27 | 2005-05-25 | 미쓰비시덴키 가부시키가이샤 | 불휘발성 반도체 기억 장치 |
| KR100588873B1 (ko) * | 1998-12-30 | 2006-08-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
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|---|---|---|---|---|
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