JPH1056161A - 不揮発性メモリ装置及びその製造方法 - Google Patents
不揮発性メモリ装置及びその製造方法Info
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- JPH1056161A JPH1056161A JP9148243A JP14824397A JPH1056161A JP H1056161 A JPH1056161 A JP H1056161A JP 9148243 A JP9148243 A JP 9148243A JP 14824397 A JP14824397 A JP 14824397A JP H1056161 A JPH1056161 A JP H1056161A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】側壁にストリンガ−の形成されない抵抗層を有
する不揮発性メモリ装置及びその製造方法を提供する。 【解決手段】抵抗層の抵抗を一定に保つために抵抗層上
に形成されるキャッピング層を抵抗層より大きく又は同
一の大きさに形成することによって、抵抗層の側壁にス
トリンガ−が発生することを抑制する。
する不揮発性メモリ装置及びその製造方法を提供する。 【解決手段】抵抗層の抵抗を一定に保つために抵抗層上
に形成されるキャッピング層を抵抗層より大きく又は同
一の大きさに形成することによって、抵抗層の側壁にス
トリンガ−が発生することを抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法に係り、特に不揮発性メモリ装置及び
その製造方法に関する。
及びその製造方法に係り、特に不揮発性メモリ装置及び
その製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置は、通常、フロ−テ
ィングゲ−トとコントロ−ルゲ−トとからなるゲ−ト電
極と、ソ−スと、ドレインで構成される１つのトランジ
スタが１つのメモリセルを構成する。フロ−ティングゲ
−トはデ−タを保持し、コントロ−ルゲ−トはフロ−テ
ィングゲ−トを制御する。
ィングゲ−トとコントロ−ルゲ−トとからなるゲ−ト電
極と、ソ−スと、ドレインで構成される１つのトランジ
スタが１つのメモリセルを構成する。フロ−ティングゲ
−トはデ−タを保持し、コントロ−ルゲ−トはフロ−テ
ィングゲ−トを制御する。
【０００３】一般の不揮発性メモリセルの動作は、フロ
−ティングゲ−トからソ−ス、ドレイン及びバルク（チ
ャネル）に電子を引き抜いてセルのスレショルド電圧
（ＶTH）を下げる消去動作、チャネルホットエレクトロ
ンをフロ−ティングゲ−トに注入することによってセル
のスレショルド電圧を高めるプログラム動作及びセルの
消去状態又はプログラム状態を読み出す読出し動作から
なる。
−ティングゲ−トからソ−ス、ドレイン及びバルク（チ
ャネル）に電子を引き抜いてセルのスレショルド電圧
（ＶTH）を下げる消去動作、チャネルホットエレクトロ
ンをフロ−ティングゲ−トに注入することによってセル
のスレショルド電圧を高めるプログラム動作及びセルの
消去状態又はプログラム状態を読み出す読出し動作から
なる。
【０００４】このようなプログラム動作及び消去動作の
ためにメモリセルに印加される電圧は、周辺回路領域に
形成される抵抗の抵抗値によって決定される。通常、半
導体メモリ装置における抵抗は導電層、例えば多結晶シ
リコンからなり、その抵抗値は抵抗を構成する導電層の
大きさとド−ピング濃度によって定まる。
ためにメモリセルに印加される電圧は、周辺回路領域に
形成される抵抗の抵抗値によって決定される。通常、半
導体メモリ装置における抵抗は導電層、例えば多結晶シ
リコンからなり、その抵抗値は抵抗を構成する導電層の
大きさとド−ピング濃度によって定まる。
【０００５】多結晶シリコン抵抗の形成方法、特に不揮
発性メモリ装置の抵抗形成方法が米国特許第４３６７５
８０号（発明者：Daniel C. Cuterman, 出願人：Texas
Instruments)に記載されている。
発性メモリ装置の抵抗形成方法が米国特許第４３６７５
８０号（発明者：Daniel C. Cuterman, 出願人：Texas
Instruments)に記載されている。
【０００６】この米国特許において、ポリシリコン抵抗
素子は、ＭＯＳ集積回路で、一般の二重ポリシリコン工
程と違って、別途のマスク及び食刻工程が不要な方法に
よって形成される。抵抗はＦＡＭＯＳ素子においてフロ
−ティングゲ−トを形成する第１レベルポリシリコンに
限定される。抵抗は抵抗マスクが生成されると同時にＦ
ＡＭＯＳ用のコントロ−ルゲ−トを限定するようパタニ
ングされた第２レベルポリシリコンによってマスクされ
る。
素子は、ＭＯＳ集積回路で、一般の二重ポリシリコン工
程と違って、別途のマスク及び食刻工程が不要な方法に
よって形成される。抵抗はＦＡＭＯＳ素子においてフロ
−ティングゲ−トを形成する第１レベルポリシリコンに
限定される。抵抗は抵抗マスクが生成されると同時にＦ
ＡＭＯＳ用のコントロ−ルゲ−トを限定するようパタニ
ングされた第２レベルポリシリコンによってマスクされ
る。
【０００７】
【発明が解決しようとする課題】本発明の目的は、製造
収率を下げるストリンガ−の発生を抑制した構造を有す
る不揮発性メモリ装置を提供することにある。
収率を下げるストリンガ−の発生を抑制した構造を有す
る不揮発性メモリ装置を提供することにある。
【０００８】本発明の他の目的は、ストリンガ−の発生
を抑制する共に素子のスル−プットを低下させるミスア
ラインのマ−ジンを改善し得る不揮発性メモリ装置の製
造方法を提供することにある。
を抑制する共に素子のスル−プットを低下させるミスア
ラインのマ−ジンを改善し得る不揮発性メモリ装置の製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、抵抗層の
抵抗を一定に保つために抵抗層上に形成されるキャッピ
ング層を具備する不揮発性メモリ装置によって達成され
る。このキャッピング層は、抵抗層より大きく、又は抵
抗層と略同一の大きさに形成される。従って、キャッピ
ング層の形成のための導電層のパタニングの際に、抵抗
層の側壁に導電物が残存することが抑制される。
抵抗を一定に保つために抵抗層上に形成されるキャッピ
ング層を具備する不揮発性メモリ装置によって達成され
る。このキャッピング層は、抵抗層より大きく、又は抵
抗層と略同一の大きさに形成される。従って、キャッピ
ング層の形成のための導電層のパタニングの際に、抵抗
層の側壁に導電物が残存することが抑制される。
【００１０】上記の他の目的は、メモリセル領域と周辺
回路領域とに区分された半導体基板上に第１導電層を形
成する工程を含む不揮発性メモリ装置の製造方法によっ
て達成される。この製造方法に拠れば、上記工程に次い
で、前記第１導電層をパタニングしてメモリセル領域に
はフロ−ティングゲ−トの形成のための第１導電層パタ
−ンを形成し、周辺回路領域には抵抗層を形成する。次
いで、第１導電層パタ−ン及び抵抗層の形成された結果
物の全面に絶縁層及び第２導電層を形成し、メモリセル
領域の前記第２導電層、絶縁層及び第１導電層パタ−ン
を食刻して、コントロ−ルゲ−ト、層間絶縁層及びフロ
−ティングゲ−トからなる不揮発性メモリセルのゲ−ト
をゲ−トを形成する。次いで、周辺回路領域の前記第２
導電層を食刻して、前記抵抗層より大きいキャッピング
層及び前記キャッピング層内に前記絶縁層を部分的に露
出させる第１コンタクトホ−ルを形成する。
回路領域とに区分された半導体基板上に第１導電層を形
成する工程を含む不揮発性メモリ装置の製造方法によっ
て達成される。この製造方法に拠れば、上記工程に次い
で、前記第１導電層をパタニングしてメモリセル領域に
はフロ−ティングゲ−トの形成のための第１導電層パタ
−ンを形成し、周辺回路領域には抵抗層を形成する。次
いで、第１導電層パタ−ン及び抵抗層の形成された結果
物の全面に絶縁層及び第２導電層を形成し、メモリセル
領域の前記第２導電層、絶縁層及び第１導電層パタ−ン
を食刻して、コントロ−ルゲ−ト、層間絶縁層及びフロ
−ティングゲ−トからなる不揮発性メモリセルのゲ−ト
をゲ−トを形成する。次いで、周辺回路領域の前記第２
導電層を食刻して、前記抵抗層より大きいキャッピング
層及び前記キャッピング層内に前記絶縁層を部分的に露
出させる第１コンタクトホ−ルを形成する。
【００１１】また、上記の他の目的は、メモリセル領域
と周辺回路領域とに区分けされた半導体基板上に第１導
電層を形成する工程を含む不揮発性メモリ装置の製造方
法によって達成される。この製造方法に拠れば、上記工
程に次いで、前記第１導電層をパタニングして、メモリ
セル領域にフロ−ティングゲ−トの形成のための第１導
電層パタ−ンを形成し、第１導電層パタ−ンの形成され
た結果物の全面に絶縁層及び第２導電層を形成する。次
いで、メモリセル領域及び周辺回路領域の前記第２導電
層、絶縁層及び第１導電層パタ−ンを同時に食刻して、
メモリセル領域にはコントロ−ルゲ−ト、層間絶縁層及
びフロ−ティングゲ−トからなる不揮発性メモリ装置の
ゲ−トを形成し、周辺回路領域には抵抗層及びこれと略
同一の大きさを有するキャッピング層を形成する。
と周辺回路領域とに区分けされた半導体基板上に第１導
電層を形成する工程を含む不揮発性メモリ装置の製造方
法によって達成される。この製造方法に拠れば、上記工
程に次いで、前記第１導電層をパタニングして、メモリ
セル領域にフロ−ティングゲ−トの形成のための第１導
電層パタ−ンを形成し、第１導電層パタ−ンの形成され
た結果物の全面に絶縁層及び第２導電層を形成する。次
いで、メモリセル領域及び周辺回路領域の前記第２導電
層、絶縁層及び第１導電層パタ−ンを同時に食刻して、
メモリセル領域にはコントロ−ルゲ−ト、層間絶縁層及
びフロ−ティングゲ−トからなる不揮発性メモリ装置の
ゲ−トを形成し、周辺回路領域には抵抗層及びこれと略
同一の大きさを有するキャッピング層を形成する。
【００１２】このように、本発明に拠れば、抵抗層の側
壁を十分に覆うことができるように、キャッピング層を
抵抗層より大きく形成することにより、導電層のパタニ
ングの際に抵抗層の側面が露出することを避ける。ま
た、他の態様においては、キャッピング層と抵抗層を同
時にパタニングして抵抗層と略同一の大きさに形成す
る。これによって、キャッピング層を形成するための導
電層のパタニングの際に、抵抗層の側壁に導電物が残存
することを抑制することができる。
壁を十分に覆うことができるように、キャッピング層を
抵抗層より大きく形成することにより、導電層のパタニ
ングの際に抵抗層の側面が露出することを避ける。ま
た、他の態様においては、キャッピング層と抵抗層を同
時にパタニングして抵抗層と略同一の大きさに形成す
る。これによって、キャッピング層を形成するための導
電層のパタニングの際に、抵抗層の側壁に導電物が残存
することを抑制することができる。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好適な実施の形態を詳細に説明する。
明の好適な実施の形態を詳細に説明する。
【００１４】図１及び図２に示すように、本発明に係る
不揮発性メモリ装置の第１及び第２実施の形態によれ
ば、メモリセル領域内の半導体基板５０，７０上にゲ−
ト６１，８１が形成される。ゲ−ト６１，８１はフロ−
ティングゲ−ト５６ａ，７６ａ、絶縁層５８，７８及び
コントロ−ルゲ−ト６０ａ，８０ａを具備する。一方、
周辺回路領域内の半導体基板５０，７０上には、フロ−
ティングゲ−ト５６ａ，７６ａと同一の導電層からなる
抵抗層５６ｂ，７６ｂが形成され、その上に、コントロ
−ルゲ−ト６０ａ，８０ａと同一の導電層からなるキャ
ッピング層６０ｂ，８０ｂが絶縁層５８，７８を介在し
て形成されている。
不揮発性メモリ装置の第１及び第２実施の形態によれ
ば、メモリセル領域内の半導体基板５０，７０上にゲ−
ト６１，８１が形成される。ゲ−ト６１，８１はフロ−
ティングゲ−ト５６ａ，７６ａ、絶縁層５８，７８及び
コントロ−ルゲ−ト６０ａ，８０ａを具備する。一方、
周辺回路領域内の半導体基板５０，７０上には、フロ−
ティングゲ−ト５６ａ，７６ａと同一の導電層からなる
抵抗層５６ｂ，７６ｂが形成され、その上に、コントロ
−ルゲ−ト６０ａ，８０ａと同一の導電層からなるキャ
ッピング層６０ｂ，８０ｂが絶縁層５８，７８を介在し
て形成されている。
【００１５】キャッピング層ｂは、抵抗層５６ｂより大
きく形成しても良いし（第１の実施の形態、図１の６０
ｂ参照）、抵抗層７６ｂと同一の大きさに形成しても良
い（第２の実施の形態、図２の８０ｂ参照）。キャッピ
ング層６０ｂ，８０ｂ内にはこれを貫く第１コンタクト
ホ−ルｈ1 ，ｍ1 が夫々形成されている。この第１コン
タクトホ−ルｈ１，ｍ1 内には層間絶縁層６６，８６
と、これを貫通する第２コンタクトホ−ルｈ２，ｍ２と
が夫々形成され、この第２コンタクトホ−ルｈ２，ｍ２
を通じて抵抗層５６ｂ，７６ｂと金属層６８，８８とが
夫々接続されている。
きく形成しても良いし（第１の実施の形態、図１の６０
ｂ参照）、抵抗層７６ｂと同一の大きさに形成しても良
い（第２の実施の形態、図２の８０ｂ参照）。キャッピ
ング層６０ｂ，８０ｂ内にはこれを貫く第１コンタクト
ホ−ルｈ1 ，ｍ1 が夫々形成されている。この第１コン
タクトホ−ルｈ１，ｍ1 内には層間絶縁層６６，８６
と、これを貫通する第２コンタクトホ−ルｈ２，ｍ２と
が夫々形成され、この第２コンタクトホ−ルｈ２，ｍ２
を通じて抵抗層５６ｂ，７６ｂと金属層６８，８８とが
夫々接続されている。
【００１６】なお、５２，７２は、活性領域と素子分離
膜とを限定するためのフィ−ルド酸化膜、５３，７３は
フィ−ルド酸化膜の下に形成されたチャネル阻止層であ
る。
膜とを限定するためのフィ−ルド酸化膜、５３，７３は
フィ−ルド酸化膜の下に形成されたチャネル阻止層であ
る。
【００１７】前述のように、キャッピング層は、抵抗層
より大きく形成され（図１のキャッピング層６０ｂ及び
抵抗層５６ｂを参照）又は抵抗層と同一の大きさに形成
（図２のキャッピング層８０ｂ及び抵抗層７６ｂを参
照）される。したがって、キャッピング層６０ｂ，８０
ｂを形成するための導電層のパタニング時に、抵抗層５
６ｂ，７６ｂが露出されない。その結果、抵抗層５６
ｂ，７６ｂの側壁に多結晶シリコンなどの導電物が残存
することがない。
より大きく形成され（図１のキャッピング層６０ｂ及び
抵抗層５６ｂを参照）又は抵抗層と同一の大きさに形成
（図２のキャッピング層８０ｂ及び抵抗層７６ｂを参
照）される。したがって、キャッピング層６０ｂ，８０
ｂを形成するための導電層のパタニング時に、抵抗層５
６ｂ，７６ｂが露出されない。その結果、抵抗層５６
ｂ，７６ｂの側壁に多結晶シリコンなどの導電物が残存
することがない。
【００１８】図３Ａ乃至３Ｅは、本発明の第１の実施の
形態に係る不揮発性メモリ装置の製造方法を説明するた
めの断面図である。
形態に係る不揮発性メモリ装置の製造方法を説明するた
めの断面図である。
【００１９】図３Ａは、第１導電層パタ−ン５６及び抵
抗層５６ｂを形成する工程を示す図である。この工程で
は、先ず、メモリセル領域と周辺回路領域とに区分され
た半導体基板５０、例えばＰ型の半導体基板に、活性領
域と素子分離領域とを限定するためのフィ−ルド酸化膜
５２を形成し、該活性領域に通常の熱酸化方法を用いて
ゲ−ト酸化膜５４を形成する。次いで、ゲ−ト酸化膜５
４の形成された結果物の全面に導電物、例えば多結晶シ
リコンを堆積（deposit)して第１導電層を形成し、不純
物を注入して導電性を調節した後に、該第１導電層をパ
タニングし、メモリセル領域にはフロ−ティングゲ−ト
の形成のための第１導電層パタ−ン５６を、周辺回路領
域には抵抗層５６ｂを形成する。
抗層５６ｂを形成する工程を示す図である。この工程で
は、先ず、メモリセル領域と周辺回路領域とに区分され
た半導体基板５０、例えばＰ型の半導体基板に、活性領
域と素子分離領域とを限定するためのフィ−ルド酸化膜
５２を形成し、該活性領域に通常の熱酸化方法を用いて
ゲ−ト酸化膜５４を形成する。次いで、ゲ−ト酸化膜５
４の形成された結果物の全面に導電物、例えば多結晶シ
リコンを堆積（deposit)して第１導電層を形成し、不純
物を注入して導電性を調節した後に、該第１導電層をパ
タニングし、メモリセル領域にはフロ−ティングゲ−ト
の形成のための第１導電層パタ−ン５６を、周辺回路領
域には抵抗層５６ｂを形成する。
【００２０】ここで、フィ−ルド酸化膜５２を形成した
後に、不純物をイオン注入してフィ−ルド酸化膜５２の
下にチャンネル阻止層５３、例えばＰ＋チャンネル阻止
層を形成することが好ましい。
後に、不純物をイオン注入してフィ−ルド酸化膜５２の
下にチャンネル阻止層５３、例えばＰ＋チャンネル阻止
層を形成することが好ましい。
【００２１】ゲ−ト酸化膜５４は、例えば熱酸化法のう
ち乾式酸化法を用いて、例えば９０Å程度の厚さに形成
し、抵抗層５６ｂの形成のための第１導電層は、例えば
多結晶シリコンを、例えば低圧化学気相蒸着法（以下、
ＬＰＣＶＤ法という）を用いて１５００Å程度の厚さに
堆積して形成する。
ち乾式酸化法を用いて、例えば９０Å程度の厚さに形成
し、抵抗層５６ｂの形成のための第１導電層は、例えば
多結晶シリコンを、例えば低圧化学気相蒸着法（以下、
ＬＰＣＶＤ法という）を用いて１５００Å程度の厚さに
堆積して形成する。
【００２２】抵抗層５６ａの抵抗値は、第１導電層に注
入される不純物の注入量によるが、第１導電層が５５Ω
／□程度のシート抵抗を有するように不純物、例えば燐
(phosphrus)を注入することが好ましい。
入される不純物の注入量によるが、第１導電層が５５Ω
／□程度のシート抵抗を有するように不純物、例えば燐
(phosphrus)を注入することが好ましい。
【００２３】図３Ｂは、絶縁層５８及び第２導電層６０
を形成する工程を示す図である。この工程では、先ず、
第１導電層パタ−ン５６及び抵抗層５６ｂが形成された
結果物の全面に酸化膜／窒化膜／酸化膜（ＯＮＯ）を積
層して絶縁層５８を形成し、この絶縁層５８上に導電物
質を堆積して第２導電層６０を形成する。次いで、第２
導電層６０上にフォトレジストを塗布した後に、これを
パタニングして第１フォトレジストパタ−ン６２を形成
する。
を形成する工程を示す図である。この工程では、先ず、
第１導電層パタ−ン５６及び抵抗層５６ｂが形成された
結果物の全面に酸化膜／窒化膜／酸化膜（ＯＮＯ）を積
層して絶縁層５８を形成し、この絶縁層５８上に導電物
質を堆積して第２導電層６０を形成する。次いで、第２
導電層６０上にフォトレジストを塗布した後に、これを
パタニングして第１フォトレジストパタ−ン６２を形成
する。
【００２４】第１フォトレジストパタ−ン６２は、コン
トロ−ルゲ−トの形成のための食刻マスクとして用いら
れるが、コントロ−ルゲ−トの形成される部分と周辺回
路領域の全体とを覆うよう形成される。
トロ−ルゲ−トの形成のための食刻マスクとして用いら
れるが、コントロ−ルゲ−トの形成される部分と周辺回
路領域の全体とを覆うよう形成される。
【００２５】第２導電層６０は、多結晶シリコンで形成
し、その抵抗を低くするための不純物を注入した後に、
この多結晶シリコン層上にゲ−ト電極の抵抗を低くする
ための低抵抗物質層、例えばタングステンシリサイド
（ＷＳｉｘ) 層を積層して形成することが好ましい。
し、その抵抗を低くするための不純物を注入した後に、
この多結晶シリコン層上にゲ−ト電極の抵抗を低くする
ための低抵抗物質層、例えばタングステンシリサイド
（ＷＳｉｘ) 層を積層して形成することが好ましい。
【００２６】ここで、この多結晶シリコンは、例えばＬ
ＰＣＶＤを用いて１５００Å程度の厚さに形成し、前記
不純物の注入は、この多結晶シリコン層が５５Ω／□程
度のシート抵抗を有するように行い、タングステンシリ
サイド層は、プラズマを利用した化学気相蒸着法（以
下、ＰＥＣＶＤ法という）を用いて１５００Åの厚さに
形成することが好ましい。
ＰＣＶＤを用いて１５００Å程度の厚さに形成し、前記
不純物の注入は、この多結晶シリコン層が５５Ω／□程
度のシート抵抗を有するように行い、タングステンシリ
サイド層は、プラズマを利用した化学気相蒸着法（以
下、ＰＥＣＶＤ法という）を用いて１５００Åの厚さに
形成することが好ましい。
【００２７】絶縁層５６は、例えば乾式酸化法を用いて
８０Å程度の厚さに酸化膜を形成し、続いてＬＰＣＶＤ
法を用いて１２０Å程度の窒化膜を蒸着した後に、湿式
酸化法で４０〜５０Å程度の窒化膜を形成することによ
ってなる。
８０Å程度の厚さに酸化膜を形成し、続いてＬＰＣＶＤ
法を用いて１２０Å程度の窒化膜を蒸着した後に、湿式
酸化法で４０〜５０Å程度の窒化膜を形成することによ
ってなる。
【００２８】ここで、絶縁層５８は、第２導電層６０を
形成する前にパタニングして、第１導電層パタ−ン５６
及び抵抗層５６ｂの上部にのみ限定しても良い。
形成する前にパタニングして、第１導電層パタ−ン５６
及び抵抗層５６ｂの上部にのみ限定しても良い。
【００２９】図３Ｃは、メモリセル領域のゲ−ト６１を
形成する工程を示す図である。この工程では、第１フォ
トレジストパタ−ン６２を用いてメモリセル領域の第２
導電層６０、絶縁層５８及び第１導電層５６を食刻し、
その後、第１フォトレジストパタ−ン６２を取り除くこ
とによって、メモリセル領域にコントロ−ルゲ−ト６０
ａ、絶縁層５８及びフロ−ティングゲ−ト５６ａからな
る不揮発性メモリセルのゲ−ト６１を形成する。
形成する工程を示す図である。この工程では、第１フォ
トレジストパタ−ン６２を用いてメモリセル領域の第２
導電層６０、絶縁層５８及び第１導電層５６を食刻し、
その後、第１フォトレジストパタ−ン６２を取り除くこ
とによって、メモリセル領域にコントロ−ルゲ−ト６０
ａ、絶縁層５８及びフロ−ティングゲ−ト５６ａからな
る不揮発性メモリセルのゲ−ト６１を形成する。
【００３０】図３Ｄは、キャッピング層６０ｂ及び第１
コンタクトホ−ルｈ1 を形成する工程を示す図である。
この工程では、先ず、上記の結果物の全面にフォトレジ
ストを塗布し、これをパタニングして、キャッピング層
６０ｂ及び第１コンタクトホ−ルｈ１の形成時に食刻マ
スクとして用いられる第２フォトレジストパタ−ン６４
を形成する。この際、メモリセル領域は第２フォトレジ
ストパタ−ン６４によって覆われている。
コンタクトホ−ルｈ1 を形成する工程を示す図である。
この工程では、先ず、上記の結果物の全面にフォトレジ
ストを塗布し、これをパタニングして、キャッピング層
６０ｂ及び第１コンタクトホ−ルｈ１の形成時に食刻マ
スクとして用いられる第２フォトレジストパタ−ン６４
を形成する。この際、メモリセル領域は第２フォトレジ
ストパタ−ン６４によって覆われている。
【００３１】第２フォトレジストパタ−ン６４は、後続
工程で形成されるキャッピング層６０ｂが抵抗層５６ｂ
を十分に覆うように、抵抗層５６ｂより大きく形成さ
れ、さらにキャッピング層６０ｂ内に第１コンタクトホ
−ルｈ１が形成されるように、その一部が開口されてい
る。
工程で形成されるキャッピング層６０ｂが抵抗層５６ｂ
を十分に覆うように、抵抗層５６ｂより大きく形成さ
れ、さらにキャッピング層６０ｂ内に第１コンタクトホ
−ルｈ１が形成されるように、その一部が開口されてい
る。
【００３２】次いで、第２フォトレジストパタ−ン６４
を食刻マスクとして周辺回路領域内に残存する第２導電
層６０（図３Ｃ参照）をパタニングすることによって、
抵抗層５６ｂ上に、該抵抗層５６ｂより大きいキャッピ
ング層６０ｂを形成すると共にキャッピング層６０ｂ内
に絶縁層５８を部分的に露出させる第１コンタクトホ−
ルｈ1 を形成する。この際、周辺回路領域のトランジス
タのゲ−ト（図示せず）も共に形成する。
を食刻マスクとして周辺回路領域内に残存する第２導電
層６０（図３Ｃ参照）をパタニングすることによって、
抵抗層５６ｂ上に、該抵抗層５６ｂより大きいキャッピ
ング層６０ｂを形成すると共にキャッピング層６０ｂ内
に絶縁層５８を部分的に露出させる第１コンタクトホ−
ルｈ1 を形成する。この際、周辺回路領域のトランジス
タのゲ−ト（図示せず）も共に形成する。
【００３３】キャッピング層６０ｂは、多結晶シリコン
に不純物をド−ピングして形成された抵抗層５６ｂの抵
抗値を一定に保つためのものであって、後続の工程にお
いて、他の層、例えばＢＰＳＧ層のように不純物のド−
ピングされた酸化膜から、抵抗層５６ｂへ不純物が拡散
されるのを防止する。
に不純物をド−ピングして形成された抵抗層５６ｂの抵
抗値を一定に保つためのものであって、後続の工程にお
いて、他の層、例えばＢＰＳＧ層のように不純物のド−
ピングされた酸化膜から、抵抗層５６ｂへ不純物が拡散
されるのを防止する。
【００３４】このように、キャッピング層６０ｂが抵抗
層５６ｂより大きく形成されて抵抗層５６ｂの側壁を覆
うため、キャッピング層の形成のためのパタニング時
に、抵抗層５６ｂの側壁に従来のようなストリンガ−が
発生しない。
層５６ｂより大きく形成されて抵抗層５６ｂの側壁を覆
うため、キャッピング層の形成のためのパタニング時
に、抵抗層５６ｂの側壁に従来のようなストリンガ−が
発生しない。
【００３５】図３Ｅは、第２コンタクトホ−ルｈ２及び
金属層６８を形成する工程を示す図である。この工程で
は、先ず、第２フォトレジストパタ−ン６４を取り除い
た後に、その結果物の全面に不純物イオンを注入してメ
モリセルトランジスタ及び周辺回路トランジスタのソ−
ス／ドレイン（図示せず）を形成する。次いで、絶縁
物、例えば酸化物を堆積し、これに平坦化工程を施して
層間絶縁層（平坦化層）６６を形成する。次いで、層間
絶縁層６６及び絶縁層５８を部分的に食刻して抵抗層５
６ｂを部分的に露出させる第２コンタクトホ−ルｈ２を
形成した後に、その結果物上に導電物、例えばアルミニ
ウムを塗布しパタニングして金属層、例えば抵抗層５６
ｂと電気的に接続される金属層６８を形成する。
金属層６８を形成する工程を示す図である。この工程で
は、先ず、第２フォトレジストパタ−ン６４を取り除い
た後に、その結果物の全面に不純物イオンを注入してメ
モリセルトランジスタ及び周辺回路トランジスタのソ−
ス／ドレイン（図示せず）を形成する。次いで、絶縁
物、例えば酸化物を堆積し、これに平坦化工程を施して
層間絶縁層（平坦化層）６６を形成する。次いで、層間
絶縁層６６及び絶縁層５８を部分的に食刻して抵抗層５
６ｂを部分的に露出させる第２コンタクトホ−ルｈ２を
形成した後に、その結果物上に導電物、例えばアルミニ
ウムを塗布しパタニングして金属層、例えば抵抗層５６
ｂと電気的に接続される金属層６８を形成する。
【００３６】第２コンタクトホ−ルｈ２は、図３Ｅに示
したように、第１コンタクトホ−ルｈ1 内に形成するの
が好ましく、また、湿式食刻及び乾式食刻を併用するこ
とによってその上端部を下端部より広く形成して段差塗
布性を向上させることが好ましい。
したように、第１コンタクトホ−ルｈ1 内に形成するの
が好ましく、また、湿式食刻及び乾式食刻を併用するこ
とによってその上端部を下端部より広く形成して段差塗
布性を向上させることが好ましい。
【００３７】層間絶縁層６６は、酸化物、例えば高温酸
化物（ＨＴＯ）を約１０００Å程度の厚さに堆積した後
に、その上に流動性の絶縁物、例えばＢＰＳＧのような
不純物のド−ピングされた酸化物を約６０００Å程度の
厚さに堆積し、炉でＢＰＳＧのリフロ−工程を施すこと
により形成することができる。
化物（ＨＴＯ）を約１０００Å程度の厚さに堆積した後
に、その上に流動性の絶縁物、例えばＢＰＳＧのような
不純物のド−ピングされた酸化物を約６０００Å程度の
厚さに堆積し、炉でＢＰＳＧのリフロ−工程を施すこと
により形成することができる。
【００３８】金属層６８は、アルミニウムを約８０００
Å程度の厚さに堆積して形成することが好ましい。
Å程度の厚さに堆積して形成することが好ましい。
【００３９】以上、本発明の第１の実施の形態によれ
ば、抵抗層５６ｂの抵抗値を一定に保つためのキャッピ
ング層６０ｂを、抵抗層５６ｂの側壁を取り囲むことが
できる大きさに形成するため、キャッピング層６０ｂの
形成のための異方性食刻時において、抵抗層５６ｂの側
壁にキャッピングストリンガ−が発生しない。
ば、抵抗層５６ｂの抵抗値を一定に保つためのキャッピ
ング層６０ｂを、抵抗層５６ｂの側壁を取り囲むことが
できる大きさに形成するため、キャッピング層６０ｂの
形成のための異方性食刻時において、抵抗層５６ｂの側
壁にキャッピングストリンガ−が発生しない。
【００４０】さらに、コントロ−ルゲ−ト５６ａとフロ
−ティングゲ−ト６０ａが同一の写真工程で形成される
ため、素子のスル−プットを低下させるミスアラインの
マジ−ンが改善される。
−ティングゲ−ト６０ａが同一の写真工程で形成される
ため、素子のスル−プットを低下させるミスアラインの
マジ−ンが改善される。
【００４１】図４Ａ乃至図４Ｄは、本発明の第２の実施
の形態に係る不揮発性メモリ装置の製造方法を説明する
ための断面図である。この第２の実施の形態によれば、
周辺回路領域の抵抗層及びキャッピング層を１回の食刻
工程で形成することによって、抵抗層の側壁にキャッピ
ング層ストリンガ−が発生することを回避することがで
きる。
の形態に係る不揮発性メモリ装置の製造方法を説明する
ための断面図である。この第２の実施の形態によれば、
周辺回路領域の抵抗層及びキャッピング層を１回の食刻
工程で形成することによって、抵抗層の側壁にキャッピ
ング層ストリンガ−が発生することを回避することがで
きる。
【００４２】図４Ａは、第１導電層パターン７６、絶縁
層７８及び第２導電層８０を形成する工程を示す図であ
る。メモリセル領域と周辺回路領域とに区分された半導
体基板７０上にフィ−ルド酸化膜７２及びゲ−ト酸化膜
７４を形成する工程は、第１の実施の形態に係る工程と
同様である。この工程の後、ゲ−ト酸化膜７４の形成さ
れた結果物の全面に導電物を堆積して第１導電層を形成
した後に、これをパタニングすることによってメモリセ
ル領域のフロ−ティングゲ−トを形成するための第１導
電層パタ−ン７６を形成する。この際、周辺回路領域は
食刻マスク（図示せず）によって覆っておき、第１導電
層のパタニングを行わない。
層７８及び第２導電層８０を形成する工程を示す図であ
る。メモリセル領域と周辺回路領域とに区分された半導
体基板７０上にフィ−ルド酸化膜７２及びゲ−ト酸化膜
７４を形成する工程は、第１の実施の形態に係る工程と
同様である。この工程の後、ゲ−ト酸化膜７４の形成さ
れた結果物の全面に導電物を堆積して第１導電層を形成
した後に、これをパタニングすることによってメモリセ
ル領域のフロ−ティングゲ−トを形成するための第１導
電層パタ−ン７６を形成する。この際、周辺回路領域は
食刻マスク（図示せず）によって覆っておき、第１導電
層のパタニングを行わない。
【００４３】次いで、この結果物の全面に絶縁層７８及
び第２導電層８０を順に形成し、その上にフォトレジス
トを塗布した後に、これをパタニングしてメモリセル領
域のゲ−トと周辺回路領域の抵抗層が形成される領域を
限定する第１フォトレジストパタ−ン８２を形成する。
び第２導電層８０を順に形成し、その上にフォトレジス
トを塗布した後に、これをパタニングしてメモリセル領
域のゲ−トと周辺回路領域の抵抗層が形成される領域を
限定する第１フォトレジストパタ−ン８２を形成する。
【００４４】ここで、第１の実施の形態と同様に、フィ
−ルド酸化膜７２を形成した後に、不純物をイオン注入
してフィ−ルド酸化膜７２の下にチャンネル阻止層７３
を形成しても良いし、第１導電層に不純物を注入するこ
とにより該第１導電層が一定のシート抵抗を有するよう
にしても良い。
−ルド酸化膜７２を形成した後に、不純物をイオン注入
してフィ−ルド酸化膜７２の下にチャンネル阻止層７３
を形成しても良いし、第１導電層に不純物を注入するこ
とにより該第１導電層が一定のシート抵抗を有するよう
にしても良い。
【００４５】図４Ｂは、メモリセルのゲ−ト８１、抵抗
層７６ｂ及びキャッピング層８０ｂを形成する工程を示
す図である。この工程では、先ず、第１フォトレジスト
パタ−ン８２をマスクとして、図４Ａに示すメモリセル
領域及び周辺回路領域の第２導電層８０、絶縁層７８及
び第１導電層パターン７６を順に食刻した後に、第１フ
ォトレジストパタ−ン８２を取り除く。これによって、
メモリセル領域にはコントロ−ルゲ−ト８０ａ、絶縁層
７８及びフロ−ティングゲ−ト７６ａからなるメモリセ
ルゲ−ト８１が形成され、周辺回路領域には抵抗層７６
ｂ、絶縁層７８及びキャッピング層８０ｂが形成され
る。
層７６ｂ及びキャッピング層８０ｂを形成する工程を示
す図である。この工程では、先ず、第１フォトレジスト
パタ−ン８２をマスクとして、図４Ａに示すメモリセル
領域及び周辺回路領域の第２導電層８０、絶縁層７８及
び第１導電層パターン７６を順に食刻した後に、第１フ
ォトレジストパタ−ン８２を取り除く。これによって、
メモリセル領域にはコントロ−ルゲ−ト８０ａ、絶縁層
７８及びフロ−ティングゲ−ト７６ａからなるメモリセ
ルゲ−ト８１が形成され、周辺回路領域には抵抗層７６
ｂ、絶縁層７８及びキャッピング層８０ｂが形成され
る。
【００４６】このように、この実施の形態に拠れば、１
回の食刻工程で周辺回路領域の抵抗層７６ｂ及びキャッ
ピング層８０ｂが同時に形成されるため、従来のような
キャッピング層ストリンガ−が発生しない。ここで、キ
ャッピング層８０ｂは、第１の実施の形態における役割
と同一の役割を有し、また、抵抗層７６ｂと同一の大き
さに形成される。
回の食刻工程で周辺回路領域の抵抗層７６ｂ及びキャッ
ピング層８０ｂが同時に形成されるため、従来のような
キャッピング層ストリンガ−が発生しない。ここで、キ
ャッピング層８０ｂは、第１の実施の形態における役割
と同一の役割を有し、また、抵抗層７６ｂと同一の大き
さに形成される。
【００４７】図４Ｃの第１コンタクトホ−ルｍ１を形成
する工程を示す図である。この工程では、先ず、メモリ
セルのゲ−ト８１及び周辺回路領域の抵抗層７６ｂの形
成された結果物の全面にフォトレジストを塗布した後
に、これをパタニングして、第２フォトレジストパタ−
ン８４を形成する。この第２フォトレジストパタ−ン８
４は、キャッピング層８０ｂ内に第１コンタクトホ−ル
ｍ１を形成すると共に周辺回路領域のゲ−ト（図示せ
ず）を限定するようにパタニングされる。
する工程を示す図である。この工程では、先ず、メモリ
セルのゲ−ト８１及び周辺回路領域の抵抗層７６ｂの形
成された結果物の全面にフォトレジストを塗布した後
に、これをパタニングして、第２フォトレジストパタ−
ン８４を形成する。この第２フォトレジストパタ−ン８
４は、キャッピング層８０ｂ内に第１コンタクトホ−ル
ｍ１を形成すると共に周辺回路領域のゲ−ト（図示せ
ず）を限定するようにパタニングされる。
【００４８】次いで、第２フォトレジストパタ−ン８４
を食刻マスクとして、キャッピング層８０ｂを食刻する
ことによって、絶縁層７８を部分的に露出させる第１コ
ンタクトホ−ルｍ1 と周辺回路トランジスタのゲ−ト
（図示せず）を形成する。
を食刻マスクとして、キャッピング層８０ｂを食刻する
ことによって、絶縁層７８を部分的に露出させる第１コ
ンタクトホ−ルｍ1 と周辺回路トランジスタのゲ−ト
（図示せず）を形成する。
【００４９】図４Ｄは、第２コンタクトホ−ルｍ２及び
金属層８８を形成する工程を示す図である。この工程で
は、先ず、第２フォトレジストパタ−ン８４を取り除い
た後に、その結果物の全面に不純物イオンを注入してメ
モリセルトランジスタ及び周辺回路トランジスタのソ−
ス／ドレイン（図示せず）を形成する。次いで、絶縁
物、例えば酸化物を堆積し、これに平坦化工程を施して
層間絶縁層（平坦化層）８６を形成し、この層間絶縁層
８６及び絶縁層７８を部分的に食刻して抵抗層７６ｂを
部分的に露出させるコンタクトホ−ルｍ２を形成する。
次いで、その結果物上に導電物、例えばアルミニウムを
塗布しパタニングして金属層、例えば抵抗層７６ｂと電
気的に接続される金属層８８を形成する。
金属層８８を形成する工程を示す図である。この工程で
は、先ず、第２フォトレジストパタ−ン８４を取り除い
た後に、その結果物の全面に不純物イオンを注入してメ
モリセルトランジスタ及び周辺回路トランジスタのソ−
ス／ドレイン（図示せず）を形成する。次いで、絶縁
物、例えば酸化物を堆積し、これに平坦化工程を施して
層間絶縁層（平坦化層）８６を形成し、この層間絶縁層
８６及び絶縁層７８を部分的に食刻して抵抗層７６ｂを
部分的に露出させるコンタクトホ−ルｍ２を形成する。
次いで、その結果物上に導電物、例えばアルミニウムを
塗布しパタニングして金属層、例えば抵抗層７６ｂと電
気的に接続される金属層８８を形成する。
【００５０】ここで、第２コンタクトホ−ルｍ２、層間
絶縁層８６及び金属層８８の形成方法及び使用物質は、
第１の実施の形態と同一であることが好ましい。
絶縁層８６及び金属層８８の形成方法及び使用物質は、
第１の実施の形態と同一であることが好ましい。
【００５１】以上のように、本発明の第２の実施の形態
に拠れば、抵抗層７６ｂとキャッピング層８０ｂを１回
の食刻工程で同時に形成する。従って、キャッピング層
の形成のための異方性食刻工程の際に、抵抗層の側壁に
キャッピング層ストリンガ−か発生しない。また、第１
の実施の形態と同様に、ミスアラインのマ−ジンが改善
される。
に拠れば、抵抗層７６ｂとキャッピング層８０ｂを１回
の食刻工程で同時に形成する。従って、キャッピング層
の形成のための異方性食刻工程の際に、抵抗層の側壁に
キャッピング層ストリンガ−か発生しない。また、第１
の実施の形態と同様に、ミスアラインのマ−ジンが改善
される。
【００５２】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的な思想の範囲内で様々な変形が
可能である。
されず、本発明の技術的な思想の範囲内で様々な変形が
可能である。
【００５３】
【発明の効果】本発明に拠れば、ストリンガーの発生が
抑制され、ミスアラインのマージンが改善される。
抑制され、ミスアラインのマージンが改善される。
【００５４】
【図１】本発明の第１の実施の形態に係る不揮発性メモ
リ装置の構造を示す断面図である。
リ装置の構造を示す断面図である。
【図２】本発明の第２の実施の形態に係る不揮発性メモ
リ装置の構造を示す断面図である。
リ装置の構造を示す断面図である。
【図３Ａ】本発明の第１の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図３Ｂ】本発明の第１の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図３Ｃ】本発明の第１の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図３Ｄ】本発明の第１の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図３Ｅ】本発明の第１の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図４Ａ】本発明の第２の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図４Ｂ】本発明の第２の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図４Ｃ】本発明の第２の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
【図４Ｄ】本発明の第２の実施の形態に係る不揮発性メ
モリ装置の製造工程を示す断面図である。
モリ装置の製造工程を示す断面図である。
５０，７０ 半導体基板 ５２，７２ フィールド酸化膜 ５３，７３ チャネル阻止層 ５４，７４ ゲート酸化膜 ５６，７６ 第１導電層パターン ５６ａ，７６ａ フロ−ティングゲ−ト ５６ｂ，７６ｂ 抵抗層 ５８，７８ 絶縁層 ６０，８０ 第２導電層 ６０ａ，８０ａ コントロールゲート ６０ｂ，８０ｂ キャッピング層 ６１，８１ ゲート ６２，８２ 第１フォトレジストパターン ６４，８４ 第２フォトレジストパターン ６６，８６ 層間絶縁層 ６８，８８ 金属層 ｈ１，ｍ１ 第１コンタクトホール ｈ２，ｍ２ 第２コンタクトホール
Claims (13)
- 【請求項１】 メモリセル領域内に形成され、第１導電
層からなるフロ−ティングゲ−トと、前記フロ−ティン
グゲ−ト上に形成された第１層間絶縁層と、前記第１層
間絶縁層上に形成され第２導電層からなるコントロ−ル
ゲ−トとを具備する不揮発性メモリセルのゲ−トと、 周辺回路領域内に形成された第１導電層からなる抵抗層
と、 前記抵抗層上に第１層間絶縁層を介して配された第２導
電層からなるキャッピング層とを具備し、 前記キャッピング層は前記抵抗層の端部を覆うように広
がり、前記キャッピング層には第１コンタクトホ−ルが
形成されていることを特徴とする不揮発性メモリ装置。 - 【請求項２】 前記キャッピング層上に形成された層間
絶縁層と、前記層間絶縁層上に形成された金属層とをさ
らに具備し、 前記第１コンタクトホ−ルを貫くようにして前記層間絶
縁層に第２コンタクトホ−ルが形成され、前記第２コン
タクトホ−ルを通じて前記金属層と抵抗層とが電気的に
接続されていることを特徴とする請求項１に記載の不揮
発性メモリ装置。 - 【請求項３】 前記キャッピング層は、前記抵抗層の側
壁を完全に覆うように、前記抵抗層より大きく形成され
ていることを特徴とする請求項１に記載の不揮発性メモ
リ装置。 - 【請求項４】 前記キャッピング層は、前記抵抗層と略
同一の大きさで形成されていることを特徴とする請求項
１に記載の不揮発性メモリ装置。 - 【請求項５】 前記第１導電層は不純物が注入された多
結晶シリコン膜であり、前記絶縁層は酸化膜／窒化膜／
酸化膜よりなることを特徴とする請求項１に記載の不揮
発性メモリ装置。 - 【請求項６】 前記第２導電層は、多結晶シリコン層及
び金属シリサイド層が積層されてなることを特徴とする
請求項１に記載の不揮発性メモリ装置。 - 【請求項７】 メモリセル領域と周辺回路領域とに区分
された半導体基板上に第１導電層を形成する第１工程
と、 前記第１導電層をパタニングして、メモリセル領域には
フロ−ティングゲ−トの形成のための第１導電層パタ−
ンを形成し、周辺回路領域には抵抗層を形成する第２工
程と、 第１導電層パタ−ン及び抵抗層の形成された結果物の全
面に絶縁層及び第２導電層を形成する第３工程と、 メモリセル領域の前記第２導電層、絶縁層及び第１導電
層パタ−ンを食刻して、コントロ−ルゲ−ト、層間絶縁
層及びフロ−ティングゲ−トからなる不揮発性メモリセ
ルのゲ−トを形成する第４工程と、 周辺回路領域の前記第２導電層を食刻して、前記抵抗層
の端部を覆うように広がるキャッピング層であって前記
絶縁層を部分的に露出させる第１コンタクトホ−ルを有
するキャッピング層を形成する第５工程と、 を含むことを特徴とする不揮発性メモリ装置の製造方
法。 - 【請求項８】 前記キャッピング層は、前記抵抗層の側
壁を覆うことができる大きさに形成されることを特徴と
する請求項７に記載の不揮発性メモリ装置の製造方法。 - 【請求項９】 前記第１導電層は多結晶シリコンに不純
物を注入してなり、前記層間絶縁層は第１酸化膜／窒化
膜／第２酸化膜よりなることを特徴とする請求項７に記
載の不揮発性メモリ装置の製造方法。 - 【請求項１０】 前記第２導電層は多結晶シリコン層及
び金属シリサイド層を積層してなることを特徴とする請
求項７に記載の不揮発性メモリ装置の製造方法。 - 【請求項１１】 前記第５工程の後に、 第１コンタクトホ−ルの形成された結果物の全面に絶縁
物質よりなる平坦化層を形成する第６工程と、 前記第１コンタクトホ−ル内に形成された平坦化層及び
絶縁層を部分的に食刻して、前記抵抗層を部分的に露出
させる第２コンタクトホ−ルを形成する第７工程と、 前記第２コンタクトホ−ルを通じて前記抵抗層と電気的
に接続される金属層を形成する第８工程と、 をさらに含むことを特徴とする請求項７に記載の不揮発
性メモリ装置の製造方法。 - 【請求項１２】 メモリセル領域と周辺回路領域とに分
けられた半導体基板上に第１導電層を形成する第１工程
と、 前記第１導電層をパタニングして、メモリセル領域にフ
ロ−ティングゲ−トの形成のための第１導電層パタ−ン
を形成する第２工程と、 第１導電層パタ−ンの形成された結果物の全面に絶縁層
及び第２導電層を形成する第３工程と、 メモリセル領域及び周辺回路領域の前記第２導電層、絶
縁層及び第１導電層パタ−ンを同時に食刻して、メモリ
セル領域にはコントロ−ルゲ−ト、層間絶縁層及びフロ
−ティングゲ−トからなる不揮発性メモリセルのゲ−ト
を形成し、周辺回路領域には抵抗層及びこれと同一の大
きさを有するキャッピング層を形成する第４工程と、 を含むことを特徴とする不揮発性メモリ装置の製造方
法。 - 【請求項１３】 前記第２導電層は、多結晶シリコン及
び金属シリサイド層を積層してなることを特徴とする請
求項１２に記載の不揮発性メモリ装置の製造方法。
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