JP4313941B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4313941B2 JP4313941B2 JP2000301308A JP2000301308A JP4313941B2 JP 4313941 B2 JP4313941 B2 JP 4313941B2 JP 2000301308 A JP2000301308 A JP 2000301308A JP 2000301308 A JP2000301308 A JP 2000301308A JP 4313941 B2 JP4313941 B2 JP 4313941B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- element isolation
- gate electrode
- semiconductor substrate
- isolation insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 239000000758 substrate Substances 0.000 claims description 72
- 238000002955 isolation Methods 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 description 19
- 230000002093 peripheral effect Effects 0.000 description 18
- 239000010410 layer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000006641 stabilisation Effects 0.000 description 7
- 238000011105 stabilization Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000087 stabilizing effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体装置、特に不揮発性半導体メモリの周辺回路部の構造に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリはチップ内にメモリセルに加えて、動作に必要な各種遅延回路、書き込み／消去用高電圧安定化回路、基準電圧生成回路を有している。このため、これらの回路を構成する抵抗素子が必要となる。これらの抵抗素子として、一般的にオーミックな特性を持つ抵抗素子が用いられる。この抵抗素子は、製造プロセスの効率を上げるため、チップを形成する際に、メモリセルの形成とほぼ同じ工程で形成される。
【０００３】
上記した抵抗素子を用いる回路の一例として、書き込み／消去用高電圧安定回路の動作について図７を参照して説明する。図７（ａ）は、書き込み／消去用高電圧安定回路を概略的に示し、図７（ｂ）は、上述した動作時の各電圧を示している。この回路は図７（ａ）に示すように、昇圧回路の出力電圧を制御するフィードバックである。すなわち、例えばチャージポンプ回路からなる昇圧回路の出力端には抵抗素子Ｒ１、Ｒ２が接続されている。これら抵抗Ｒ１、Ｒ２により昇圧回路の出力電圧が分圧され、電圧Ｖａが生成される。この電圧Ｖａは、演算増幅器ＯＰ１において基準電圧Ｖｒｅｆと比較され、制御信号Φ１が生成される。この制御信号Φ１に応じて昇圧回路が動作し、出力電圧が制御される。
【０００４】
図７（ｂ）に示すように、電圧Ｖａが、基準電圧Ｖｒｅｆより小さくなると、図７（ａ）に示す昇圧回路が動作し、電圧Ｖａが基準電圧Ｖｒｅｆより大きくなると昇圧を止めて電位が上がるようにフィードバックが働く。この結果、出力電圧が所要電圧Ｖｐｐに保たれる。
【０００５】
しかし、上記抵抗素子Ｒ１、Ｒ２と半導体基板内の他のノードとの間の容量が大きいと、ＣＲ時定数による遅延が大きくなる。すると、フィードバックが遅れることとなり、出力電圧が所要電圧Ｖｐｐから大きくずれる。これは、フラッシュメモリの安定動作、高速動作の妨げとなる。したがって、抵抗素子と他の素子のノードとの容量が小さいほど、精度の良い電圧安定化回路を実現できる。
【０００６】
図８は従来のフラッシュメモリの断面図を概略的に示している。このフラッシュメモリは、図８に示すように、シリコン基板２１内に素子分離領域２２を形成し、その後、セル部の素子領域２３にゲート酸化膜２４、第１のゲート電極２５を順次堆積している。この第１のゲート電極２５を、セル部においては浮遊ゲートとして用い、周辺回路部においては抵抗素子２５ａとして用いる構造となっている。図８において、２６は第１の絶縁膜であり、２７は第２のゲート電極、２８は層間の絶縁膜、３０は配線である。
【０００７】
また、セル部において浮遊ゲートとしての第１のゲート電極を二層構造とし、周辺回路部において、上層のゲート材で抵抗素子２５ａ形成する方法もある。
【０００８】
上記例の場合、周辺回路部において、抵抗素子２５ａを厚い素子分離領域２２上に形成している。このため、抵抗素子２５ａと半導体基板内の他のノードとの容量を小さくすることができる。
【０００９】
【発明が解決しようとする課題】
しかし、上記構成のフラッシュメモリは、素子分離領域２２を形成後、第１のゲート電極２５を形成している。このため、図８に示すように、素子分離領域２２上に第１のゲート電極２５が突出した形となる。したがって、素子分離領域２２を小型化できず、素子のさらなる微細化が困難であった。
【００１０】
図９は他の従来例を示すものであり、フラッシュメモリの断面図を示している。図９において、同一部分については図８と同一符号を付す。このフラッシュメモリは、図９に示すように、基板２１上の全面に、数１０Åから５００Å程度のゲート酸化膜２４を形成後、ゲート酸化膜２４上に第１のゲート電極材２５を堆積する。この第１のゲート電極材２５、ゲート酸化膜２４及び基板２１をエッチングしてトレンチ２１ａを形成する。このトレンチを絶縁膜で充填して、素子分離領域２２が形成される。したがって、素子分離領域２２と第１のゲート電極Ｇとは自己整合的に素子分離する。また、周辺回路部において、ゲート酸化膜２４上の第１のゲート電極材２５が抵抗素子２５ａとして用いられている。このような構成の場合、素子分離領域２２を小型化できるため、メモリセルをさらに微細化することができる。
【００１１】
しかし、周辺回路部において抵抗素子２５ａは数１０Åから５００Å程度のゲート酸化膜２４上に形成されている。このため、抵抗素子２５ａと基板２１間の容量が増加してしまう。
【００１２】
上述したように、抵抗素子と基板との容量が大きくなると、上記高電圧安定化回路のフィードバック動作が遅れ、安定した電圧を発生することが困難となる。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、第１ゲート電極を自己整合的に素子分離を行った場合においても、周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板内に設けられ、素子領域を区画する素子分離絶縁膜と、前記半導体基板内の前記素子領域上に前記素子分離絶縁膜と自己整合的に設けられた第１ゲート電極と、前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記素子分離絶縁膜上に延在し且つ前記第１部分よりも薄い第２部分と、を有する第２ゲート電極と、前記素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料により構成され、前記第２ゲート電極の前記第２部分と実質的に同じ膜厚を有し、前記素子領域上まで延在しない抵抗素子と、を備える。
【００１５】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板内に設けられ、素子領域を区画する第１素子分離絶縁膜と、前記半導体基板内に設けられ、素子領域を区画し、前記第１素子分離絶縁膜の上面より高い部分を有する第２素子分離絶縁膜と、前記半導体基板内の前記素子領域上に第１素子分離絶縁膜と自己整合的に設けられ、前記第１素子分離絶縁膜の上面より高い上面を有する第１ゲート電極と、前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記第１素子分離絶縁膜上に延在し且つ前記第１部分よりも厚い第２部分と、を有する第２ゲート電極と、前記第２素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料から構成され、前記素子領域上に延在しない抵抗素子と、を備える。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１を参照して、本発明に係るフラッシュメモリの第１の実施例について説明する。図１は、フラッシュメモリを概略的に示す断面図である。図１に示すように、セル部においては、半導体基板１内の素子分離領域２により分離された素子領域３にゲート酸化膜４、第１のゲート電極５が形成されている。したがって、第１のゲート電極５は、素子分離領域２上には存在していない。上記第１のゲート電極５がフローティングゲート（ＦＧ）として機能する。
【００２３】
さらに、第１の絶縁膜６上に、第２のゲート電極材７が形成されている。この第２のゲート電極材７はセルトランジスタの制御ゲート（ＣＧ：ワード線）として機能する。
【００２４】
周辺回路部において、素子分離領域２上には第１の絶縁膜６を介して第２のゲート電極材７からなる抵抗素子７ａが設けられている。
【００２５】
なお、８は第２の絶縁膜、９はコンタクトであり、１０は配線である。
【００２６】
上記構成によれば、周辺回路部において、抵抗素子７ａは第１の絶縁膜６を介して素子分離領域２上に形成されている。したがって、抵抗素子７ａと基板１との容量を低減することができる。このため、ＣＲ遅延を小さくし、抵抗素子７ａを用いた高電圧安定化回路を安定且つ、高精度で動作させることができる。
【００２７】
以下、上記構成のフラッシュメモリの製造方法について、図２を用いて説明する。
【００２８】
図２（ａ）において、１は半導体基板である。４はゲート酸化膜であり、例えば酸化シリコンまたは窒化シリコンが用いられる。５は第１のゲート電極材であり、例えばポリシリコンまたはアモルファスシリコンが使用される。半導体基板１の全面上にゲート酸化膜４、第１のゲート電極材５が順次形成される。この第１のゲート電極材５の上に絶縁体によるマスク材１１が形成される。このマスク材１１をマスクとして、第１のゲート電極５、ゲート酸化膜４及び基板１を自己整合的にエッチングし、図２（ｂ）に示すように、トレンチ１２を形成する。
【００２９】
次に、図２（ｂ）に示すように、全面に絶縁膜２ａを堆積し、前記マスク材１１をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｒｉｓｈｉｎｇ）法により研磨する。こうすることによって、マスク材１１の表面まで絶縁膜２ａが除去され、トレンチ１２が絶縁膜２ａにより埋め込まれる。この後、マスク材１１が除去され、図２（ｃ）に示すように、素子分離領域２が形成される。このようにして、素子分離領域２に対して自己整合的に第１のゲート電極材５からなるフローティングゲート（ＦＧ）が形成される。
【００３０】
続いて、全面に第２の絶縁膜６、第２のゲート電極材７が順次堆積される。次に、図２（ｄ）に示すように、第２のゲート電極材７及びゲート酸化膜６の一部をエッチングする。このようにして、セル部において、第２のゲート電極材７により制御ゲート（ＣＧ）としてのワード線を形成するとともに、周辺回路部において、第２のゲート電極材７により抵抗素子７ａを形成する。この後、図１に示すように、全面に第２の絶縁膜８を堆積し、この第２の絶縁膜８にコンタクト孔９を形成する。この時、周辺回路部においては、所要の抵抗値が得られるように抵抗素子７ａの所定の部分にコンタクト孔９を形成する。続いて、第２の絶縁膜８の全面に金属膜が形成され、コンタクト孔９が埋め込まれる。この後、金属膜がエッチングされ、配線１０が形成される。
【００３１】
上記第１の実施例によれば、セル部において、フローティングゲートＦＧが素子分離領域２と自己整合的に形成されているため、セルを小型化することができる。しかも、周辺回路部において、抵抗素子７ａは素子分離領域２の上に、絶縁膜６を介して第２のゲート電極材７により形成されている。このため、抵抗素子７ａと基板１の相互間に素子分離領域２と、絶縁膜６とが介在するため、抵抗素子７ａと基板１の容量を低減できる。したがって、この抵抗素子７ａを例えば高電圧安定化回路に適用することにより、安定で高精度の昇圧電圧を発生することができる。
【００３２】
尚、第１の実施例において、周辺回路部の抵抗素子７ａは、第２のゲート電極材７により形成した。しかし、これに限定されるものではない。例えば第２のゲート電極材７上方に形成されるワード線以外の配線により抵抗素子を形成することも可能である。この配線はシート抵抗が例えば１００Ω以上のポリシリコンにより形成される。このような構成とすれば、抵抗素子７ａと基板１との容量をさらに低減できる。
【００３３】
図３は、本発明の第２の実施例を示している。図３（ａ）はフラッシュメモリの周辺回路部の断面図を概略的に示している。この構成は第１の実施例とほぼ同様である。
【００３４】
第２の実施例は、上記構成に加えて、抵抗素子７ａの下部に位置する半導体基板１の表面には、Ｐ型またはＮ型不純物を注入せず、バルクと同じ不純物濃度としている。または、半導体基板１の導電型が例えばＰ型である場合、これと逆導電型、例えばＮ型の不純物を基板表面に注入する。
【００３５】
通常、半導体基板内にはＰ型又はＮ型のウェルが形成され、セル部や周辺回路はこのウェル内に形成される。このため、半導体基板１内の不純物濃度は、図３（ｂ）に破線で示すように、表面に近づくに連れ、すなわち深さＸが浅くなるに従い増加する。これに対して、上記第２の実施例は、半導体基板１をバルクと同じ不純物濃度とすることによって、図３（ｂ）に実線で示すように不純物濃度を一定に保つことができる。また、半導体基板１と逆導電型の不純物を注入することによって、図３（ｂ）の１点鎖線に示すように、基板１表面の不純物濃度を低下することができる。基板１内の不純物濃度が高い場合、抵抗素子７ａとの容量が大きくなるが、第２の実施例のように、基板１内の不純物濃度を低く設定することにより、抵抗素子７ａと基板間の容量を低減することができる。よって、抵抗素子を用いた高電圧安定化回路により、高精度で安定した昇圧電圧を生成することができる。
【００３６】
図４は本発明の第３の実施例を示すものであり、第１、第２の実施例と同一部分は同一符号を付す。
【００３７】
第２の実施例において、半導体基板１が例えばＰ型で、その上の絶縁膜８が正に帯電した場合、半導体基板１の不純物濃度が低いと、半導体基板１表面に電子が集まり、反転化することもある。この状態で、抵抗素子７ａに高電圧が印加されると、基板１表面内の反転化した電子が抵抗素子７ａ直下の基板１内に集められ、抵抗素子７ａの電圧の時間変動に反転層内の電圧の動きが追随する。したがって、抵抗素子７ａと半導体基板１間の容量が大きくなってしまう。
【００３８】
そこで、第３の実施例では、図４に示すように、例えばＰ型の半導体基板１内で、抵抗素子７ａの周囲に対応して、例えば高濃度のＰ型不純物を注入する。このようにして、基板１内に高濃度領域１３を形成する。
【００３９】
上記第３の実施例によれば、半導体基板１の表面で抵抗素子７ａの周囲に高濃度領域１３を形成している。こうすることによって、抵抗素子７ａに高電圧が印加され、半導体基板１表面に電子が発生しても、抵抗素子７ａ下の基板１表面に電子が集まることを防止できる。したがって、抵抗素子７ａ下の半導体基板１表面が反転化することを防止できる。よって、抵抗素子７ａと半導体基板１との容量の増加を抑えることができ、抵抗素子７ａを用いた高電圧安定化回路により、高精度で安定して昇圧電圧を生成できる。
【００４０】
図５（ａ）、（ｂ）は、本発明の第４の実施例を概略的に示している。図５（ａ）において、図１と同一部分については同一符号を付し、説明は省略する。
【００４１】
第４の実施例は、図５（ａ）に示すように、抵抗素子７ａと基板１との容量を低減するため、抵抗素子７ａに隣接する素子領域を基板１と逆導電型の逆導電型領域１４とする。さらに、この逆導電型領域１４にコンタクトを形成し、抵抗素子７ａ乃至基板１と独立して電位を与えられるようにしている。
【００４２】
以下、半導体基板１がＰ型であり、逆導電型領域１４がＮ型である場合を例として説明するが、Ｎ型半導体基板の場合も導電型及び電位を反転させて、同様に行うことができる。
【００４３】
電圧安定化回路内に含まれる抵抗素子７ａは、フラッシュメモリの動作に応じてデータの読み出し、書き込み、又は消去の際に、特定の電位を安定的に供給するために動作する。このとき、図５（ｂ）に示すように、抵抗素子７ａにある正の電位を与え、半導体基板１を接地電位Ｖｓｓとする。また同時に、逆導電型領域１４に、ある正の電位を与える。上述した以外の時間は、抵抗素子７ａ及び逆導電型領域１３を接地電位Ｖｓｓに設定するものとする。
【００４４】
抵抗素子７ａに正の電位を与えた場合、抵抗素子７ａを稼動させている時間内に半導体基板１内に反転層ができる。すると抵抗素子７ａと半導体基板１間の容量が増加する。そこで、逆導電型領域１４に印加する正の電位を最適に制御し、抵抗素子７ａ下の空乏層１５と逆導電型領域１４の周辺に形成される空乏層が繋がるようにする。これにより、抵抗素子７ａ下の基板１で発生した少数キャリアの電子を、逆導電型領域１４で吸収させることができる。したがって、抵抗素子７ａ下の半導体基板１で反転層が発生することを抑えることができる。すなわち、抵抗素子７ａの電位の振動に反応する空乏層１５を、半導体基板１のより奥深くに追いやる（Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ）。すると、半導体基板１表面における空乏層の変化が少なくなる。よって、半導体基板１と抵抗素子７ａ間の容量を低減させることができる。
【００４５】
上記第４の実施例によっても第１乃至第３の実施例と同様の効果を得ることができる。
【００４６】
図６は、本発明の第５の実施例を示している。第５の実施例は、第１の実施例の変形例である。図６中の、図１と同一部分については同一符号を付す。
【００４７】
セル部において、フローティングゲート５と制御ゲート７の間の容量を増やすために、セル部の素子分離領域をエッチングし、素子分離領域の高さをフローティングゲート５の高さより低くする方法が考えられている。
【００４８】
しかし、上記方法によると、素子分離領域をエッチングする際、周辺回路部の素子分離領域の高さも落としてしまうと、抵抗素子７ａと基板との間の容量が増加してまう。
【００４９】
そこで、第５の実施例では、図６に示すように、セル部の素子分離領域２’をエッチングする際、素子分離領域２の抵抗素子７ａが形成される領域をカバーする。こうすることによって、図６に示すように、周辺回路の素子分離領域２の高さを保つことができる。
【００５０】
第５の実施例によれば、第１の実施例と同様の効果を得ることができる。さらに、セル部の素子分離領域２’の高さをフローティングゲートのそれより低くしている。こうすることによって、メモリセルの容量を増加することができる。
【００５１】
尚、第１乃至第５の実施例にフローティングゲートが一層構造の場合について説明した。しかし、これに限らず、フローティングゲートを二層構造とし、上層のゲート材で抵抗素子を形成してもよい。
【００５２】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】
以上、詳述したように本発明によれば、第１ゲート電極を自己整合的に素子分離を行った場合においても、周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリの第１の実施例を示す図。
【図２】本発明に係るフラッシュメモリの第１の実施例における、製造過程を示す図。
【図３】本発明に係るフラッシュメモリの第２の実施例を示す図。
【図４】本発明に係るフラッシュメモリの第３の実施例を示す図。
【図５】本発明に係るフラッシュメモリの第４の実施例を示す図。
【図６】本発明に係るフラッシュメモリの第５の実施例を示す図。
【図７】抵抗素子を用いた昇圧電位安定化回路及び波形を示す図。
【図８】フラッシュメモリの第１の従来例を示す図。
【図９】フラッシュメモリの他の従来例を示す図。
【符号の説明】
１…半導体基板、
２…素子分離領域、
３…素子領域、
４…ゲート酸化膜、
５…第１のゲート電極材、
６…第１の絶縁膜、
７…第２のゲート電極材、
７ａ…抵抗素子、
８…第２の絶縁膜、
９…コンタクト孔、
１０…配線。
【発明の属する技術分野】
本発明は、例えば半導体装置、特に不揮発性半導体メモリの周辺回路部の構造に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリはチップ内にメモリセルに加えて、動作に必要な各種遅延回路、書き込み／消去用高電圧安定化回路、基準電圧生成回路を有している。このため、これらの回路を構成する抵抗素子が必要となる。これらの抵抗素子として、一般的にオーミックな特性を持つ抵抗素子が用いられる。この抵抗素子は、製造プロセスの効率を上げるため、チップを形成する際に、メモリセルの形成とほぼ同じ工程で形成される。
【０００３】
上記した抵抗素子を用いる回路の一例として、書き込み／消去用高電圧安定回路の動作について図７を参照して説明する。図７（ａ）は、書き込み／消去用高電圧安定回路を概略的に示し、図７（ｂ）は、上述した動作時の各電圧を示している。この回路は図７（ａ）に示すように、昇圧回路の出力電圧を制御するフィードバックである。すなわち、例えばチャージポンプ回路からなる昇圧回路の出力端には抵抗素子Ｒ１、Ｒ２が接続されている。これら抵抗Ｒ１、Ｒ２により昇圧回路の出力電圧が分圧され、電圧Ｖａが生成される。この電圧Ｖａは、演算増幅器ＯＰ１において基準電圧Ｖｒｅｆと比較され、制御信号Φ１が生成される。この制御信号Φ１に応じて昇圧回路が動作し、出力電圧が制御される。
【０００４】
図７（ｂ）に示すように、電圧Ｖａが、基準電圧Ｖｒｅｆより小さくなると、図７（ａ）に示す昇圧回路が動作し、電圧Ｖａが基準電圧Ｖｒｅｆより大きくなると昇圧を止めて電位が上がるようにフィードバックが働く。この結果、出力電圧が所要電圧Ｖｐｐに保たれる。
【０００５】
しかし、上記抵抗素子Ｒ１、Ｒ２と半導体基板内の他のノードとの間の容量が大きいと、ＣＲ時定数による遅延が大きくなる。すると、フィードバックが遅れることとなり、出力電圧が所要電圧Ｖｐｐから大きくずれる。これは、フラッシュメモリの安定動作、高速動作の妨げとなる。したがって、抵抗素子と他の素子のノードとの容量が小さいほど、精度の良い電圧安定化回路を実現できる。
【０００６】
図８は従来のフラッシュメモリの断面図を概略的に示している。このフラッシュメモリは、図８に示すように、シリコン基板２１内に素子分離領域２２を形成し、その後、セル部の素子領域２３にゲート酸化膜２４、第１のゲート電極２５を順次堆積している。この第１のゲート電極２５を、セル部においては浮遊ゲートとして用い、周辺回路部においては抵抗素子２５ａとして用いる構造となっている。図８において、２６は第１の絶縁膜であり、２７は第２のゲート電極、２８は層間の絶縁膜、３０は配線である。
【０００７】
また、セル部において浮遊ゲートとしての第１のゲート電極を二層構造とし、周辺回路部において、上層のゲート材で抵抗素子２５ａ形成する方法もある。
【０００８】
上記例の場合、周辺回路部において、抵抗素子２５ａを厚い素子分離領域２２上に形成している。このため、抵抗素子２５ａと半導体基板内の他のノードとの容量を小さくすることができる。
【０００９】
【発明が解決しようとする課題】
しかし、上記構成のフラッシュメモリは、素子分離領域２２を形成後、第１のゲート電極２５を形成している。このため、図８に示すように、素子分離領域２２上に第１のゲート電極２５が突出した形となる。したがって、素子分離領域２２を小型化できず、素子のさらなる微細化が困難であった。
【００１０】
図９は他の従来例を示すものであり、フラッシュメモリの断面図を示している。図９において、同一部分については図８と同一符号を付す。このフラッシュメモリは、図９に示すように、基板２１上の全面に、数１０Åから５００Å程度のゲート酸化膜２４を形成後、ゲート酸化膜２４上に第１のゲート電極材２５を堆積する。この第１のゲート電極材２５、ゲート酸化膜２４及び基板２１をエッチングしてトレンチ２１ａを形成する。このトレンチを絶縁膜で充填して、素子分離領域２２が形成される。したがって、素子分離領域２２と第１のゲート電極Ｇとは自己整合的に素子分離する。また、周辺回路部において、ゲート酸化膜２４上の第１のゲート電極材２５が抵抗素子２５ａとして用いられている。このような構成の場合、素子分離領域２２を小型化できるため、メモリセルをさらに微細化することができる。
【００１１】
しかし、周辺回路部において抵抗素子２５ａは数１０Åから５００Å程度のゲート酸化膜２４上に形成されている。このため、抵抗素子２５ａと基板２１間の容量が増加してしまう。
【００１２】
上述したように、抵抗素子と基板との容量が大きくなると、上記高電圧安定化回路のフィードバック動作が遅れ、安定した電圧を発生することが困難となる。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、第１ゲート電極を自己整合的に素子分離を行った場合においても、周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板内に設けられ、素子領域を区画する素子分離絶縁膜と、前記半導体基板内の前記素子領域上に前記素子分離絶縁膜と自己整合的に設けられた第１ゲート電極と、前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記素子分離絶縁膜上に延在し且つ前記第１部分よりも薄い第２部分と、を有する第２ゲート電極と、前記素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料により構成され、前記第２ゲート電極の前記第２部分と実質的に同じ膜厚を有し、前記素子領域上まで延在しない抵抗素子と、を備える。
【００１５】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板内に設けられ、素子領域を区画する第１素子分離絶縁膜と、前記半導体基板内に設けられ、素子領域を区画し、前記第１素子分離絶縁膜の上面より高い部分を有する第２素子分離絶縁膜と、前記半導体基板内の前記素子領域上に第１素子分離絶縁膜と自己整合的に設けられ、前記第１素子分離絶縁膜の上面より高い上面を有する第１ゲート電極と、前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記第１素子分離絶縁膜上に延在し且つ前記第１部分よりも厚い第２部分と、を有する第２ゲート電極と、前記第２素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料から構成され、前記素子領域上に延在しない抵抗素子と、を備える。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１を参照して、本発明に係るフラッシュメモリの第１の実施例について説明する。図１は、フラッシュメモリを概略的に示す断面図である。図１に示すように、セル部においては、半導体基板１内の素子分離領域２により分離された素子領域３にゲート酸化膜４、第１のゲート電極５が形成されている。したがって、第１のゲート電極５は、素子分離領域２上には存在していない。上記第１のゲート電極５がフローティングゲート（ＦＧ）として機能する。
【００２３】
さらに、第１の絶縁膜６上に、第２のゲート電極材７が形成されている。この第２のゲート電極材７はセルトランジスタの制御ゲート（ＣＧ：ワード線）として機能する。
【００２４】
周辺回路部において、素子分離領域２上には第１の絶縁膜６を介して第２のゲート電極材７からなる抵抗素子７ａが設けられている。
【００２５】
なお、８は第２の絶縁膜、９はコンタクトであり、１０は配線である。
【００２６】
上記構成によれば、周辺回路部において、抵抗素子７ａは第１の絶縁膜６を介して素子分離領域２上に形成されている。したがって、抵抗素子７ａと基板１との容量を低減することができる。このため、ＣＲ遅延を小さくし、抵抗素子７ａを用いた高電圧安定化回路を安定且つ、高精度で動作させることができる。
【００２７】
以下、上記構成のフラッシュメモリの製造方法について、図２を用いて説明する。
【００２８】
図２（ａ）において、１は半導体基板である。４はゲート酸化膜であり、例えば酸化シリコンまたは窒化シリコンが用いられる。５は第１のゲート電極材であり、例えばポリシリコンまたはアモルファスシリコンが使用される。半導体基板１の全面上にゲート酸化膜４、第１のゲート電極材５が順次形成される。この第１のゲート電極材５の上に絶縁体によるマスク材１１が形成される。このマスク材１１をマスクとして、第１のゲート電極５、ゲート酸化膜４及び基板１を自己整合的にエッチングし、図２（ｂ）に示すように、トレンチ１２を形成する。
【００２９】
次に、図２（ｂ）に示すように、全面に絶縁膜２ａを堆積し、前記マスク材１１をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｒｉｓｈｉｎｇ）法により研磨する。こうすることによって、マスク材１１の表面まで絶縁膜２ａが除去され、トレンチ１２が絶縁膜２ａにより埋め込まれる。この後、マスク材１１が除去され、図２（ｃ）に示すように、素子分離領域２が形成される。このようにして、素子分離領域２に対して自己整合的に第１のゲート電極材５からなるフローティングゲート（ＦＧ）が形成される。
【００３０】
続いて、全面に第２の絶縁膜６、第２のゲート電極材７が順次堆積される。次に、図２（ｄ）に示すように、第２のゲート電極材７及びゲート酸化膜６の一部をエッチングする。このようにして、セル部において、第２のゲート電極材７により制御ゲート（ＣＧ）としてのワード線を形成するとともに、周辺回路部において、第２のゲート電極材７により抵抗素子７ａを形成する。この後、図１に示すように、全面に第２の絶縁膜８を堆積し、この第２の絶縁膜８にコンタクト孔９を形成する。この時、周辺回路部においては、所要の抵抗値が得られるように抵抗素子７ａの所定の部分にコンタクト孔９を形成する。続いて、第２の絶縁膜８の全面に金属膜が形成され、コンタクト孔９が埋め込まれる。この後、金属膜がエッチングされ、配線１０が形成される。
【００３１】
上記第１の実施例によれば、セル部において、フローティングゲートＦＧが素子分離領域２と自己整合的に形成されているため、セルを小型化することができる。しかも、周辺回路部において、抵抗素子７ａは素子分離領域２の上に、絶縁膜６を介して第２のゲート電極材７により形成されている。このため、抵抗素子７ａと基板１の相互間に素子分離領域２と、絶縁膜６とが介在するため、抵抗素子７ａと基板１の容量を低減できる。したがって、この抵抗素子７ａを例えば高電圧安定化回路に適用することにより、安定で高精度の昇圧電圧を発生することができる。
【００３２】
尚、第１の実施例において、周辺回路部の抵抗素子７ａは、第２のゲート電極材７により形成した。しかし、これに限定されるものではない。例えば第２のゲート電極材７上方に形成されるワード線以外の配線により抵抗素子を形成することも可能である。この配線はシート抵抗が例えば１００Ω以上のポリシリコンにより形成される。このような構成とすれば、抵抗素子７ａと基板１との容量をさらに低減できる。
【００３３】
図３は、本発明の第２の実施例を示している。図３（ａ）はフラッシュメモリの周辺回路部の断面図を概略的に示している。この構成は第１の実施例とほぼ同様である。
【００３４】
第２の実施例は、上記構成に加えて、抵抗素子７ａの下部に位置する半導体基板１の表面には、Ｐ型またはＮ型不純物を注入せず、バルクと同じ不純物濃度としている。または、半導体基板１の導電型が例えばＰ型である場合、これと逆導電型、例えばＮ型の不純物を基板表面に注入する。
【００３５】
通常、半導体基板内にはＰ型又はＮ型のウェルが形成され、セル部や周辺回路はこのウェル内に形成される。このため、半導体基板１内の不純物濃度は、図３（ｂ）に破線で示すように、表面に近づくに連れ、すなわち深さＸが浅くなるに従い増加する。これに対して、上記第２の実施例は、半導体基板１をバルクと同じ不純物濃度とすることによって、図３（ｂ）に実線で示すように不純物濃度を一定に保つことができる。また、半導体基板１と逆導電型の不純物を注入することによって、図３（ｂ）の１点鎖線に示すように、基板１表面の不純物濃度を低下することができる。基板１内の不純物濃度が高い場合、抵抗素子７ａとの容量が大きくなるが、第２の実施例のように、基板１内の不純物濃度を低く設定することにより、抵抗素子７ａと基板間の容量を低減することができる。よって、抵抗素子を用いた高電圧安定化回路により、高精度で安定した昇圧電圧を生成することができる。
【００３６】
図４は本発明の第３の実施例を示すものであり、第１、第２の実施例と同一部分は同一符号を付す。
【００３７】
第２の実施例において、半導体基板１が例えばＰ型で、その上の絶縁膜８が正に帯電した場合、半導体基板１の不純物濃度が低いと、半導体基板１表面に電子が集まり、反転化することもある。この状態で、抵抗素子７ａに高電圧が印加されると、基板１表面内の反転化した電子が抵抗素子７ａ直下の基板１内に集められ、抵抗素子７ａの電圧の時間変動に反転層内の電圧の動きが追随する。したがって、抵抗素子７ａと半導体基板１間の容量が大きくなってしまう。
【００３８】
そこで、第３の実施例では、図４に示すように、例えばＰ型の半導体基板１内で、抵抗素子７ａの周囲に対応して、例えば高濃度のＰ型不純物を注入する。このようにして、基板１内に高濃度領域１３を形成する。
【００３９】
上記第３の実施例によれば、半導体基板１の表面で抵抗素子７ａの周囲に高濃度領域１３を形成している。こうすることによって、抵抗素子７ａに高電圧が印加され、半導体基板１表面に電子が発生しても、抵抗素子７ａ下の基板１表面に電子が集まることを防止できる。したがって、抵抗素子７ａ下の半導体基板１表面が反転化することを防止できる。よって、抵抗素子７ａと半導体基板１との容量の増加を抑えることができ、抵抗素子７ａを用いた高電圧安定化回路により、高精度で安定して昇圧電圧を生成できる。
【００４０】
図５（ａ）、（ｂ）は、本発明の第４の実施例を概略的に示している。図５（ａ）において、図１と同一部分については同一符号を付し、説明は省略する。
【００４１】
第４の実施例は、図５（ａ）に示すように、抵抗素子７ａと基板１との容量を低減するため、抵抗素子７ａに隣接する素子領域を基板１と逆導電型の逆導電型領域１４とする。さらに、この逆導電型領域１４にコンタクトを形成し、抵抗素子７ａ乃至基板１と独立して電位を与えられるようにしている。
【００４２】
以下、半導体基板１がＰ型であり、逆導電型領域１４がＮ型である場合を例として説明するが、Ｎ型半導体基板の場合も導電型及び電位を反転させて、同様に行うことができる。
【００４３】
電圧安定化回路内に含まれる抵抗素子７ａは、フラッシュメモリの動作に応じてデータの読み出し、書き込み、又は消去の際に、特定の電位を安定的に供給するために動作する。このとき、図５（ｂ）に示すように、抵抗素子７ａにある正の電位を与え、半導体基板１を接地電位Ｖｓｓとする。また同時に、逆導電型領域１４に、ある正の電位を与える。上述した以外の時間は、抵抗素子７ａ及び逆導電型領域１３を接地電位Ｖｓｓに設定するものとする。
【００４４】
抵抗素子７ａに正の電位を与えた場合、抵抗素子７ａを稼動させている時間内に半導体基板１内に反転層ができる。すると抵抗素子７ａと半導体基板１間の容量が増加する。そこで、逆導電型領域１４に印加する正の電位を最適に制御し、抵抗素子７ａ下の空乏層１５と逆導電型領域１４の周辺に形成される空乏層が繋がるようにする。これにより、抵抗素子７ａ下の基板１で発生した少数キャリアの電子を、逆導電型領域１４で吸収させることができる。したがって、抵抗素子７ａ下の半導体基板１で反転層が発生することを抑えることができる。すなわち、抵抗素子７ａの電位の振動に反応する空乏層１５を、半導体基板１のより奥深くに追いやる（Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ）。すると、半導体基板１表面における空乏層の変化が少なくなる。よって、半導体基板１と抵抗素子７ａ間の容量を低減させることができる。
【００４５】
上記第４の実施例によっても第１乃至第３の実施例と同様の効果を得ることができる。
【００４６】
図６は、本発明の第５の実施例を示している。第５の実施例は、第１の実施例の変形例である。図６中の、図１と同一部分については同一符号を付す。
【００４７】
セル部において、フローティングゲート５と制御ゲート７の間の容量を増やすために、セル部の素子分離領域をエッチングし、素子分離領域の高さをフローティングゲート５の高さより低くする方法が考えられている。
【００４８】
しかし、上記方法によると、素子分離領域をエッチングする際、周辺回路部の素子分離領域の高さも落としてしまうと、抵抗素子７ａと基板との間の容量が増加してまう。
【００４９】
そこで、第５の実施例では、図６に示すように、セル部の素子分離領域２’をエッチングする際、素子分離領域２の抵抗素子７ａが形成される領域をカバーする。こうすることによって、図６に示すように、周辺回路の素子分離領域２の高さを保つことができる。
【００５０】
第５の実施例によれば、第１の実施例と同様の効果を得ることができる。さらに、セル部の素子分離領域２’の高さをフローティングゲートのそれより低くしている。こうすることによって、メモリセルの容量を増加することができる。
【００５１】
尚、第１乃至第５の実施例にフローティングゲートが一層構造の場合について説明した。しかし、これに限らず、フローティングゲートを二層構造とし、上層のゲート材で抵抗素子を形成してもよい。
【００５２】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】
以上、詳述したように本発明によれば、第１ゲート電極を自己整合的に素子分離を行った場合においても、周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリの第１の実施例を示す図。
【図２】本発明に係るフラッシュメモリの第１の実施例における、製造過程を示す図。
【図３】本発明に係るフラッシュメモリの第２の実施例を示す図。
【図４】本発明に係るフラッシュメモリの第３の実施例を示す図。
【図５】本発明に係るフラッシュメモリの第４の実施例を示す図。
【図６】本発明に係るフラッシュメモリの第５の実施例を示す図。
【図７】抵抗素子を用いた昇圧電位安定化回路及び波形を示す図。
【図８】フラッシュメモリの第１の従来例を示す図。
【図９】フラッシュメモリの他の従来例を示す図。
【符号の説明】
１…半導体基板、
２…素子分離領域、
３…素子領域、
４…ゲート酸化膜、
５…第１のゲート電極材、
６…第１の絶縁膜、
７…第２のゲート電極材、
７ａ…抵抗素子、
８…第２の絶縁膜、
９…コンタクト孔、
１０…配線。
Claims (9)
- 半導体基板と、
前記半導体基板内に設けられ、素子領域を区画する素子分離絶縁膜と、
前記半導体基板内の前記素子領域上に前記素子分離絶縁膜と自己整合的に設けられた第１ゲート電極と、
前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記素子分離絶縁膜上に延在し且つ前記第１部分よりも薄い第２部分と、を有する第２ゲート電極と、
前記素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料により構成され、前記第２ゲート電極の前記第２部分と実質的に同じ膜厚を有し、前記素子領域上まで延在しない抵抗素子と、
を具備することを特徴とする半導体記憶装置。 - 前記半導体基板は、前記抵抗素子下部周辺を囲む領域の表面に前記半導体基板と同導電型で前記半導体基板よりも高濃度の不純物領域を有することを特徴とする請求項１に記載の前記半導体記憶装置。
- 前記第１部分の上面と、前記第２部分の上面と、前記抵抗素子の上面と、は実質的に同じ高さに位置することを特徴とする請求項１に記載の半導体記憶装置。
- 前記抵抗素子は、前記素子分離絶縁膜上に、前記第１絶縁膜と同じ材料から構成される第２絶縁膜を介して設けられることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第２ゲート電極の前記第２部分と、前記抵抗素子と、は前記素子分離絶縁膜上で分断されていることを特徴とする請求項１に記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板内に設けられ、素子領域を区画する第１素子分離絶縁膜と、
前記半導体基板内に設けられ、素子領域を区画し、前記第１素子分離絶縁膜の上面より高い部分を有する第２素子分離絶縁膜と、
前記半導体基板内の前記素子領域上に第１素子分離絶縁膜と自己整合的に設けられ、前記第１素子分離絶縁膜の上面より高い上面を有する第１ゲート電極と、
前記第１ゲート電極上に第１絶縁膜を介して設けられた第１部分と、前記第１素子分離絶縁膜上に延在し且つ前記第１部分よりも厚い第２部分と、を有する第２ゲート電極と、
前記第２素子分離絶縁膜上に設けられ、前記第２ゲート電極と同じ材料から構成され、前記素子領域上に延在しない抵抗素子と、
を具備することを特徴とする半導体記憶装置。 - 前記抵抗素子は、前記第２素子分離絶縁膜上に、前記第１絶縁膜と同じ材料膜から構成される第２絶縁膜を介して設けられることを特徴とする請求項６に記載の半導体記憶装置。
- 前記第２ゲート電極の前記第２部分と、前記抵抗素子と、は前記第２素子分離絶縁膜上で分断されていることを特徴とする請求項６に記載の半導体記憶装置。
- 前記第２素子分離絶縁膜は、前記第１素子分離絶縁膜の上面と同じ高さの部分を有することを特徴とする請求項６に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301308A JP4313941B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体記憶装置 |
| US09/899,155 US6667507B2 (en) | 2000-09-29 | 2001-07-06 | Flash memory having memory section and peripheral circuit section |
| TW090123780A TW520569B (en) | 2000-09-29 | 2001-09-26 | Semiconductor storage device and the manufacturing method thereof |
| KR10-2001-0060506A KR100412001B1 (ko) | 2000-09-29 | 2001-09-28 | 반도체 기억 장치 및 그 제조 방법 |
| US10/685,599 US6977409B2 (en) | 2000-09-29 | 2003-10-16 | Flash memory having memory section and peripheral circuit section |
| US11/259,142 US7361951B2 (en) | 2000-09-29 | 2005-10-27 | Flash memory having memory section and peripheral circuit section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301308A JP4313941B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007269479A Division JP4856043B2 (ja) | 2007-10-16 | 2007-10-16 | 半導体記憶装置の動作方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002110825A JP2002110825A (ja) | 2002-04-12 |
| JP2002110825A5 JP2002110825A5 (ja) | 2005-08-25 |
| JP4313941B2 true JP4313941B2 (ja) | 2009-08-12 |
Family
ID=18782866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000301308A Expired - Fee Related JP4313941B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6667507B2 (ja) |
| JP (1) | JP4313941B2 (ja) |
| KR (1) | KR100412001B1 (ja) |
| TW (1) | TW520569B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713346B2 (en) | 1999-03-01 | 2004-03-30 | Micron Technology, Inc. | Methods of forming a line of flash memory cells |
| US6624022B1 (en) * | 2000-08-29 | 2003-09-23 | Micron Technology, Inc. | Method of forming FLASH memory |
| US6590255B2 (en) * | 2000-09-29 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same |
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| JP4030839B2 (ja) * | 2002-08-30 | 2008-01-09 | スパンション エルエルシー | メモリ集積回路装置の製造方法 |
| US7302590B2 (en) * | 2003-01-06 | 2007-11-27 | Microsoft Corporation | Systems and methods for providing time-and weight-based flexibly tolerant hardware ID |
| JP3851914B2 (ja) * | 2003-07-09 | 2006-11-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7060561B2 (en) * | 2004-02-25 | 2006-06-13 | United Microelectronics Corp. | Method for fabricating memory device |
| US7344942B2 (en) * | 2005-01-26 | 2008-03-18 | Micron Technology, Inc. | Isolation regions for semiconductor devices and their formation |
| JP4113199B2 (ja) * | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
| JP4129009B2 (ja) | 2005-05-31 | 2008-07-30 | 株式会社東芝 | 半導体集積回路装置 |
| JP4764160B2 (ja) * | 2005-12-21 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
| JP2007311566A (ja) | 2006-05-18 | 2007-11-29 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101374317B1 (ko) * | 2007-08-23 | 2014-03-14 | 삼성전자주식회사 | 저항 소자를 갖는 반도체 장치 및 그 형성방법 |
| US7910973B2 (en) | 2008-03-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| JP4660567B2 (ja) * | 2008-03-18 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
| JP2009231445A (ja) * | 2008-03-21 | 2009-10-08 | Toshiba Corp | 半導体記憶装置 |
| JP2009267107A (ja) * | 2008-04-25 | 2009-11-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010098067A (ja) | 2008-10-15 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| US8284601B2 (en) * | 2009-04-01 | 2012-10-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising three-dimensional memory cell array |
| JP2012043856A (ja) * | 2010-08-16 | 2012-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| TWI400464B (zh) * | 2011-02-11 | 2013-07-01 | Etron Technology Inc | 具有外部測試電壓的電路 |
| JP2013207123A (ja) | 2012-03-29 | 2013-10-07 | Toshiba Corp | 半導体装置 |
| JP2015050346A (ja) * | 2013-09-02 | 2015-03-16 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| CN112216689A (zh) * | 2019-07-12 | 2021-01-12 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| KR0183877B1 (ko) * | 1996-06-07 | 1999-03-20 | 김광호 | 불휘발성 메모리 장치 및 그 제조방법 |
| JP3602691B2 (ja) | 1997-06-27 | 2004-12-15 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP3586072B2 (ja) * | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3547955B2 (ja) * | 1997-10-16 | 2004-07-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3742230B2 (ja) * | 1998-08-28 | 2006-02-01 | 株式会社東芝 | 電流発生回路 |
| KR100275741B1 (ko) * | 1998-08-31 | 2000-12-15 | 윤종용 | 비휘발성 기억소자의 제조방법 |
| US6717233B1 (en) * | 1999-02-01 | 2004-04-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Method for fabricating resistors within semiconductor integrated circuit devices |
| US6228713B1 (en) * | 1999-06-28 | 2001-05-08 | Chartered Semiconductor Manufacturing Ltd. | Self-aligned floating gate for memory application using shallow trench isolation |
| US6590255B2 (en) * | 2000-09-29 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same |
| JP4008651B2 (ja) * | 2000-10-31 | 2007-11-14 | 株式会社東芝 | 半導体装置とその製造方法 |
-
2000
- 2000-09-29 JP JP2000301308A patent/JP4313941B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-06 US US09/899,155 patent/US6667507B2/en not_active Expired - Fee Related
- 2001-09-26 TW TW090123780A patent/TW520569B/zh not_active IP Right Cessation
- 2001-09-28 KR KR10-2001-0060506A patent/KR100412001B1/ko not_active IP Right Cessation
-
2003
- 2003-10-16 US US10/685,599 patent/US6977409B2/en not_active Expired - Fee Related
-
2005
- 2005-10-27 US US11/259,142 patent/US7361951B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020025814A (ko) | 2002-04-04 |
| US20040081002A1 (en) | 2004-04-29 |
| US20020038884A1 (en) | 2002-04-04 |
| US6977409B2 (en) | 2005-12-20 |
| US7361951B2 (en) | 2008-04-22 |
| TW520569B (en) | 2003-02-11 |
| KR100412001B1 (ko) | 2003-12-24 |
| JP2002110825A (ja) | 2002-04-12 |
| US20060033151A1 (en) | 2006-02-16 |
| US6667507B2 (en) | 2003-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4313941B2 (ja) | 半導体記憶装置 | |
| KR100528856B1 (ko) | 불휘발성 반도체 기억장치 | |
| US20050269663A1 (en) | Semiconductor integrated circuit device and a method of manufacturing the same | |
| JPH11163329A (ja) | 半導体装置およびその製造方法 | |
| JP2005223340A (ja) | 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法 | |
| US7544993B2 (en) | Semiconductor storage device and portable electronic equipment | |
| JP4657681B2 (ja) | 半導体記憶装置およびその製造方法並びに携帯電子機器 | |
| TW578301B (en) | Nonvolatile semiconductor memory and method of operating the same | |
| US7203118B2 (en) | Semiconductor storage device and mobile electronic device | |
| US6445029B1 (en) | NVRAM array device with enhanced write and erase | |
| US6362502B1 (en) | DRAM cell circuit | |
| TW201423914A (zh) | 記憶元件與其製作方法 | |
| JPH06105786B2 (ja) | 不揮発性メモリ− | |
| JP4856043B2 (ja) | 半導体記憶装置の動作方法 | |
| US20050173766A1 (en) | Semiconductor memory and manufacturing method thereof | |
| JPH11238810A (ja) | 相異なる厚さのゲート酸化膜形成方法 | |
| JP3690921B2 (ja) | 半導体装置 | |
| JPH09266281A (ja) | 昇圧回路 | |
| JP2007149721A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2000057790A (ja) | 電圧発生回路 | |
| JP3137091B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| TW200536111A (en) | Non-volatile memory and its operational method | |
| JP2006013336A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2797466B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS604595B2 (ja) | 集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050218 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050218 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090518 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130522 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |