JP3547955B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の配線構造に関し、さらに詳しくは内部昇圧回路を備えた半導体装置において、昇圧電位の検出回路中の抵抗材に負電位を接続する接続構造の改善に関するものである。また、このような接続構造を用いた昇圧電位検出回路を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭメモリなどの半導体記憶装置において、セルのデータ書き込み、消去などに高電位が必要な場合には、ある一定の供給電位からプラスあるいはマイナスに電位を昇圧する必要がある。この時、所望の電位が発生したかどうかを検出しなければならない。
【０００３】
図４はこのような昇圧電位を検出するための回路構成の概略図で、昇圧回路Ｉ又は昇圧回路ＩＩから発生した電位を抵抗膜３５に接続し、その間の所定の点において電位をモニターすることにより、昇圧電位の良否を判定する。
【０００４】
例えば、ＤＩＮＯＲ型１６Ｍフラッシュメモリにおいては、単一な３．３Ｖの外部電源電圧から１０Ｖと−８Ｖの電位を発生させる必要があるため、図４に示すような昇圧、検出の構成をとっている。
ＤＩＮＯＲ型とは、Ｄｉｖｉｄｅｄ Ｂｉｔ−ｌｉｎｅ ＮＯＲ型を略称したもので、その構造の詳細は、例えば、１９９２ ＩＥＤＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ （ｐｐ．５９９−６０２）“Ａ ＮＯＶＥＬ ＣＥＬＬ ＳＴＲＵＣＴＵＲＥ ＳＵＩＴＡＢＬＥ ＦＯＲ Ａ ３ ＶＯＬＴ ＯＰＥＲＡＴＩＯＮ， ＳＥＣＴＯＲ ＥＲＡＳＥ ＦＬＡＳＨ ＭＥＭＯＲＹ”、あるいは１９９５ ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ“Ａ ３．３ｖ−Ｏｎｌｙ １６Ｍｂ ＤＩＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ”等に開示されている。
【０００５】
また、三菱電機技報、Ｖｏｌ．６９， Ｎｏ．３， ｐｐ．４７−５０，（１９９５）「３．３Ｖ単一電源１６ＭビットＤＩＮＯＲ型フラッシュメモリ」、あるいは、ＮＩＫＫＥＩ ＭＩＣＲＯＣＥＶＩＣＥＳ， １９９３年１月号， ＰＰ．６４−６８「書き換えの低電圧化をＦ−Ｎ注入で実現、低コスト化、高機能化も両立」にも報告されている。詳細はこれらの文献に譲るが、ビット線がメインビット線とサブビット線に分割された階層構造を有している点がひとつの特徴である。
【０００６】
さて、図４に示したような昇圧電位検出回路においては、電位検出のための抵抗膜３５に流れる電流が大きいと検出回路での消費電力が大きくなり、検出回路に大きな電流が流れることは昇圧回路からの余分な電流リークがあることを意味し、昇圧電位が低くなってしまうという問題があった。このため大きな抵抗値が必要であった。
【０００７】
また、コントロールゲート材は一般にメモリセルのワード線としても使用されることから、高融点金属ポリサイドが使用されており、例えば、タングステンシリサイド（ＷＳｉｘ）１００ｎｍ、ドープトポリ１００ｎｍの構造の場合はシート抵抗が約１２Ω／□と非常に低い。
【０００８】
図５は、図４に示したような昇圧電位検出回路を有する従来のＤＩＮＯＲ型フラッシュメモリの要部構造を模式的に示す図である。
図５の右半部がメモリセル領域、左半部が周辺回路領域を示す。
先ず、右半部のメモリセル領域について説明すると、図５において、Ｐ型半導体基板１の中で、分離酸化膜２で分離された領域に、Ｐ型ウェル３と、このＰ型ウェル３を取り囲むＮ型ウェル４が形成されている。
【０００９】
このＰ型ウェル３の表面に形成されるメモリセルは、ソース５およびドレイン６を有し、このソース５およびドレイン６の間に、トンネル酸化膜７、フローティングゲート８、ポリ−ポリ絶縁膜９、コントロールゲート１０が積層されている。
また、層間酸化膜の中にサブビット線１４が配置されており、図示しないメインビット線に接続されている。
フローティングゲート８はポリシリコンで形成され、コントロールゲート１０はポリシリコン層の上にタングステンシリサイドを乗せた２層構造で形成されている。
【００１０】
ドレイン６はサブビット線１４につながってビット線電位が供給され、ソース７にはソース電位が供給される。コントロールゲート１０には制御電圧が印加される。また、Ｐ型ウェル３には負電位又は接地電位が印加されている。これらの電位により、メモリセルのメモリのプログラム、消去及び読み出しが行われる。
【００１１】
次に、図５の左半部の周辺回路領域について説明すると、この周辺回路領域は周辺回路部と電圧昇圧検出回路部とからなる。
周辺回路部には、回路を構成するトランジスタが複数形成されている。図５にはトランジスタの一例を示し、これはＰ型半導体基板１の表面の分離酸化膜２で隔てられた部分に、ソース２１とドレイン２２が形成され、その間にゲート酸化膜２３とゲート電極２４が積層されて形成されている。
【００１２】
次に、周辺回路部のうちの電圧昇圧検出回路部は、分離酸化膜２の上に抵抗膜３５が形成され、この抵抗膜３５の上に絶縁膜３６（層間絶縁膜）を挟んで配線３９が形成され、絶縁膜３６を貫通するコンタクト４２により接続されている。この配線３９に昇圧回路Ｉが接続され、抵抗膜３５の一端に昇圧された電位が供給される。
【００１３】
一方、抵抗膜３５の他端には、昇圧回路ＩＩが接続され、他の電位が供給されている。そして、抵抗膜３５の中間部における所定の点から電位が検出される。
この抵抗膜３５は、メモリセル領域のフローティングゲートと同様にポリシリコン膜からなっている。図４に説明した電位検出回路は、このように半導体基板１の上に形成されている。
【００１４】
【発明が解決しようとする課題】
以上のように、昇圧電位検出回路の抵抗膜３５を、例えばメモリセル領域のフローティングゲート８と同様のフローティングゲート材で構成する際には、フローティングゲート材が１００ｎｍ程度の薄い膜であるため、金属配線のための接続孔を形成する際に、製造のバラつきにより、図６に示すように、突き抜け４３が起こり、不要な高抵抗部分が突発的にできてしまう。あるいは不要な電流パスができて、所望の昇圧ができないという問題があった。
【００１５】
この発明は、このような従来の課題を解決するためになされたもので、昇圧電位検出のための昇圧電位を抵抗膜に供給するための改善された配線構造を提供しようとするものである。また、このような改善された接続構造を用いた電位検出回路と、これを有する半導体装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
この発明の半導体装置は、Ｐ型半導体基板と、上記Ｐ型半導体基板の表面に形成されたＰ型ウェルと、上記Ｐ型半導体基板の中で上記Ｐ型ウェルの底面及び側面を取り囲むように形成されたＮ型ウェルと、上記Ｐ型ウェル及びＮ型ウェルを含む上記半導体基板の表面に形成された表面絶縁膜と、上記表面絶縁膜の上に少なくとも一部が上記Ｐ型ウェルの上方に位置するように形成された抵抗膜と、上記抵抗膜の上を含み上記表面絶縁膜の上に形成された第1の絶縁膜と、上位第１の絶縁膜の上に少なくとも一部が上記抵抗膜の上方に位置するように形成された導電膜と、上記導電膜の上を含み上記第１の絶縁膜の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に少なくとも一部が上記導電膜の上方に位置するように形成された配線と、上記第１の絶縁膜を貫通し上記抵抗膜の一端と上記導電膜とを接続する第１のコンタクトと、上記第２の絶縁膜を貫通し上記導電膜と上記配線とを接続する第２のコンタクトとを備え、かつ上記Ｐ型ウェルは上記第１のコンタクト及び上記第２のコンタクトの上記Ｐ型ウェルに対する延長線の位置より所定長さ以上外方に広がって形成されている配線構造を有する昇圧電位検出回路部と、
上記Ｐ型半導体基板の上にフローティングゲート型トランジスタで形成されたメモリセルと、分割ビット線構造によるサブビット線とを有するメモリセル部とを備え、
上記抵抗膜を上記メモリセル部のフローティングゲートと同時に形成し、上記導電膜を上記サブビット線と同時に形成したことを特徴とするものである。
【００１８】
また、この発明の半導体装置は、上記抵抗膜をポリシリコン層で形成し、上記導電膜をポリシリコンとタングステンシリサイドとの２重層で形成し、上記配線をアルミ配線で形成したことを特徴とするものである。
【００１９】
また、この発明の半導体装置は、上記配線に所定の負電位が印加され、上記抵抗膜の他端に他の電位が印加され、上記抵抗膜の上記両端間の所定位置における電位を検出することを特徴とするものである。
【００２０】
また、この発明の半導体装置は、上記Ｐ型ウェルの電位をフローティングにし、上記Ｎ型ウェルの電位を電源電位とし、上記Ｐ型半導体基板の電位を接地電位とすることを特徴とするものである。
【００２１】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１による昇圧電位検出のための配線構造、及び昇圧電位検出回路を有する半導体装置について図面を参照して説明する。例として、先に示したＤＩＮＯＲ型フラッシュメモリにおける昇圧電位検出回路について説明する。
【００２２】
図１は、図４に示したような昇圧電位検出回路を有するＤＩＮＯＲ型フラッシュメモリの要部構造を模式的に示す図である。
図１の右半部がメモリセル領域、左半部が周辺回路領域を示す。
先ず、右半部のメモリセル領域について説明すると、図において、１はシリコン等のＰ型半導体基板、２はＰ型半導体基板１の表面に形成された分離酸化膜、３はＰ型半導体基板１の表面の所定領域に形成されたＰ型ウェル、４はＰ型半導体基板１の中で、Ｐ型ウェル３の底面及び側面を囲むように形成されたＮ型ウェルである。
【００２３】
次に、５はＰ型ウェル３の表面に形成されるメモリセルのソース、６はそのドレイン、７はソース５およびドレイン６の間でＰ型半導体基板１の表面に形成されたトンネル酸化膜、８はポリシリコンで形成されフローティングゲート、９はポリ−ポリ絶縁膜、１０はコントロールゲートで、このコントロールゲート１０はポリシリコン膜１０ａの上にタングステンシリサイド膜１０ｂを載せた２層構造とされている。また、１１は酸化膜、１２はＰ型ウェル３のコンタクト領域、１３はＮ型ウェル４のコンタクト領域を示す。
【００２４】
また、１４は層間絶縁膜の中に配置されたサブビット線である。このサブビット線１４はポリシリコン膜１４ａの上にタングステンシリサイド膜１４ｂを載せた２層構造とされている。
【００２５】
ドレイン６はサブビット線１４につながってビット線電位が供給され、ソース５にはソース電位が供給される。コントロールゲート１０には制御電圧が印加される。また、Ｐ型ウェル３にはコンタクト領域１２を介して負電位又は接地電位が印加されている。また、Ｎ型ウェル４には、コンタクト領域１３を介して電源電位が印加されている。これらの電位により、メモリセルのメモリのプログラム、消去及び読み出しが行われる。
【００２６】
次に、図１の左半部の周辺回路領域について説明すると、この周辺回路領域は周辺回路部と電圧昇圧検出回路部とを含んでいる。
周辺回路部には、回路を構成する複数のトランジスタが、Ｐ型半導体基板１の表面に分離酸化膜２で隔てられた領域に形成されている。図１にはトランジスタの一例を示し、２１はソース、２２はドレイン、２３はゲート酸化膜、２４はゲート電極を示す。このゲート電極２４はポリシリコン膜２４ａの上にタングステンシリサイド膜２４ｂを載せた２層構造とされている。
【００２７】
次に、周辺回路部のうちの電圧昇圧検出回路部について説明すると、３１はシリコンなどのＰ型半導体基板、３３はＰ型半導体基板３１の表面の所定領域に形成されたＰ型ウェル、３４はＰ型半導体基板３１の中で、Ｐ型ウェル３３の底面及び側面を取り囲むように形成されたＮ型ウェル、３２はＰ型ウェル３３及びＮ型ウェル３４を含むＰ型半導体基板３１の表面に形成された表面絶縁膜である。
【００２８】
次に、３５は表面絶縁膜３２の上に形成されたポリシリコン膜の抵抗膜であり、少なくともその一部がＰ型ウェル３３の上方に位置するように、すなわちＰ型ウェル３３とオーバーラップするように、形成されている。
【００２９】
また、３６は抵抗膜３５の上を含み表面絶縁膜３２の上に形成されたシリコン酸化膜等による第１の絶縁膜、３７は第１の絶縁膜３６の上に形成された導電膜であり、少なくともその一部が抵抗膜３５の上方に位置するように、すなわち抵抗膜３５とオーバーラップするように、形成されている。この導電膜３７は、ポリシリコン膜３７ａの上にタングステンシリサイド膜３７ｂを載せた２層構造とされている。
【００３０】
また、３８は導電膜３７の上を含み第１の絶縁膜３６の上に形成されたシリコン酸化膜等による第２の絶縁膜、３９は第２の絶縁膜３８の上に形成されたアルミニウムなどによる配線であり、少なくともその一部が導電膜３７の上方に位置するように、すなわちオーバーラップするように、形成されている。
【００３１】
また、４０は、第１の絶縁膜３６を貫通し抵抗膜３５の一端と導電膜３７とを接続する第１のコンタクト、４１は、第２の絶縁膜３８を貫通し導電膜３７と配線３９とを接続する第２のコンタクトを示す。
【００３２】
そして、Ｐ型ウェル３３は、第１のコンタクト４０のＰ型ウェル３３に対する延長線の位置より所定長さ以上外方に広がって形成されている。また、第２のコンタクト４１についても、Ｐ型ウェル３３に対する延長線の位置より所定長さ以上外方に広がって形成されている。
【００３３】
次に、配線３９は、昇圧回路Ｉの負電位と接続されている。また、抵抗膜３５の他端は、昇圧回路ＩＩの正電位と接続されている。この抵抗膜３５の両端間で、所定の点において電位を検出する検出点が設けられている。図４に説明した電位検出回路は、このように半導体基板１の上に形成されている。
【００３４】
次に、この構造の製造方法の特徴について説明する。
先ず、昇圧電位検出回路部とメモリセル部とは、同一の半導体基板３１，１に形成する。また、昇圧電位検出回路部のＰ型ウェル３３及びＮ型ウェル３４は、それぞれメモリセル部のＰ型ウェル３及びＮ型ウェル４と同時に形成する。
【００３５】
さらに、昇圧電位検出回路部の抵抗膜３５は、メモリセル部のフローティングゲート８と同時に、ポリシリコンで形成する。
さらに、昇圧電位検出回路部の導電膜３７は、メモリセル部のサブビット線１４と同時に、ポリシリコンとタングステンシリサイドの２層構造で形成する。
【００３６】
以上のように、抵抗膜３５にフローティングゲート材を用い、導電膜３７にサブビット線として用いられるＷＳｉｘ ポリサイド層を用い、その間の絶縁膜３６に第１のコンタクト４０用の接続孔（これを直接接続孔ともいう）を開孔し、両者を接続する。次に、この導電膜３７の上の絶縁膜３８に接続孔をあけて、アルミニウム配線３９とつなぎ、昇圧回路で発生した負電位を印加する。
【００３７】
図２は、図１の昇圧電位検出回路部の構造を拡大して示す図である。
このように配線構造を形成した場合、第１のコンタクト４０用の接続孔（直接接続孔）を開孔する際に、フローティングゲート材の抵抗膜３５を突き抜けけ、表面絶縁膜３２（フィールド酸化膜）の下のシリコン半導体基板３１に達しても不要な電流が流れないように、第１のコンタクト４０用の接続孔（直接接続孔）の下を例えば３μｍの余裕をもったＰ型ウェル３３の構造とし、かつこのＰ型ウェル３３を囲むようにＮ型ウェル３４を形成する。すなわち、図２における、Ｐ型ウェル３３の外周部の長さＸ１を３μｍ以上とする。
【００３８】
同様に、第２のコンタクト４１用の接続孔を開孔する際に、ＷＳｉｘ ポリサイド層の導電膜３７、第１の絶縁膜３６（層間絶縁膜）及び表面絶縁膜３２（フィールド酸化膜）を突き抜けて、半導体基板３１に達しても不要な電流が流れないように、第２のコンタクト４１用の接続孔の下を例えば３μｍの余裕をもったＰ型ウェル３３の構造とし、かつこのＰ型ウェル３３を囲むようにＮ型ウェル３４を形成する。すなわち、図２における、Ｐ型ウェル３３の外周部の長さＸ２を３μｍ以上とする。
【００３９】
この昇圧電位検出回路の使用時においては、Ｐ型ウェル３３の電位をフローティングにし、Ｎ型ウェル３４の電位を電源電位、例えば３．３Ｖに固定し、Ｐ型半導体基板３１の電位を接地電位とする。このようにしておけば万一、第１のコンタクト４０あるいは第２のコンタクト４１用の接続孔がＰ型ウェル３３まで達し、Ｐ型ウェル３３に負電位がかかっても、Ｎ型ウェル３４とは逆接合であるため不要な電流が流れることはない。
【００４０】
上説明したように、この実施の形態によれば、下層にある抵抗膜３５への上層にある配線３９からの接続孔を、その間にある層間酸化膜の全厚みを一度に貫通する接続孔ではなく、２段に分けて別の接続孔をとるようにしている。
層間酸化膜の全厚みを一度に貫通する接続孔を形成する場合には、層間酸化膜の全厚みに比べて抵抗膜３５の膜厚は薄いので、接続孔の深さを制御することは困難であり、接続孔が抵抗膜３５を突き抜けたり、さらに表面絶縁膜３２を突き抜ける可能性もある。
【００４１】
これに対して、この実施の形態では、層間の導電膜３７を仲介にして、相対的に薄い層間酸化膜を貫通する接続孔を２回形成して、コンタクトをとるようにしている。したがって、接続孔は相対的に薄い層間酸化膜を貫通すればよいので、その深さを制御しやすく、突き抜けを起こす可能性を小さくできるという効果がある。
【００４２】
また、仮に接続孔が抵抗膜３５を突き抜けて半導体基板３１に達し、印加された負電圧がＰ型ウェル３３にかかっても、Ｎ型ウェル３４との間では逆バイアスになるので、不要な電流パスを形成することがなく、電流漏洩などの問題を生せず安全である。従ってまた、製造のばらつきに対するマージンが大きい半導体装置を製造することができる。
【００４３】
また、ＤＩＮＯＲ型フラッシュメモリとの構造上及製造方法上の関連からみれば、上述した配線構造は、特に負電位発生の検出回路において有用であり、ＤＩＮＯＲ型フラッシュメモリに特有な、Ｐ型ウェルをＮ型ウェルで囲む構造を用い、またサブビット線として使用されるＷＳｉｘポリサイド層を活用することにより、ＤＩＮＯＲ型フラッシュメモリの製造工程をそのまま活用して形成することができ、何ら工程の増加なく、昇圧電位検出回路のための配線構造を形成することができる効果がある。
【００４４】
次に、この実施の形態で用いる、ＤＩＮＯＲ型フラッシュメモリに採用されているウェル構造の形成方法について概略を説明する。
ここに示したＤＩＮＯＲ型フラッシュメモリに採用されているウェル構造は、レトログレードウェルと呼ばれるもので、Ｐ型ウェル３３を囲むように形成されるＮ型ウェル３４は以下のように作られる。
【００４５】
図３（ａ）に示すように、Ｐ型半導体基板３１に、Ｐ型ウェル３３を囲むＮ型ウェルの下の部分３４ａになるように、フォトレジスト膜５１をマスクとしてリンイオンを例えば２ＭｅＶで注入する。
【００４６】
次に図３（ｂ）に示すように、フォトレジスト膜５２をマスクとして、通常のＮ型ウェルを形成する方法で、リンイオンを例えば１ＭｅＶで注入し、Ｐ型ウェル３３の側面を取り囲むＮ型ウェルの側面部分３４ｂを形成する。このＮ型ウェルの側面部分３４ｂは、Ｎ型ウェル３４の電位を半導体基板３１上からとるための機能も兼ねる。
【００４７】
次に図３（ｃ）に示すように、フォトレジスト膜５３をマスクとして、ボロンイオンを例えば６００ｋｅＶで注入し、Ｐ型ウェル３３を形成する。その後、熱処理を行うことにより、図３（ｄ）に示すようなウェル構造を得る。
【００４８】
【発明の効果】
この発明は以上説明したように構成されており、次のような効果を奏する。
この発明によれば、下層にある抵抗膜への上層にある配線からの接続孔を、２段に分けてとるようにしているので、接続孔の深さの制御がしやすく、接続孔が半導体基板まで突き抜ける恐れが小さいという効果がある。
【００４９】
また、接続孔の下方の半導体基板の領域にＮ型ウェルで囲まれたＰ型ウェルを形成しているので、仮に接続孔が抵抗膜を突き抜けて半導体基板に達し、負電圧がＰ型ウェルにかかっても、Ｎ型ウェルとの間では逆バイアスになるので、バイパス形成、電流漏洩などの問題を生じることがなく、安全である。
【００５０】
また、この発明の配線構造は、ＤＩＮＯＲ型フラッシュメモリに特有な、Ｐ型ウェルをＮ型ウェルで囲む構造を用い、またサブビット線として使用される導電膜を活用することにより、ＤＩＮＯＲ型フラッシュメモリの製造工程をそのまま活用して形成することができ、何ら工程の増加なく、昇圧電位検出回路のための配線構造を形成することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構造、特に昇圧電位検出回路の配線構造を示す図である。
【図２】この発明の実施の形態１による昇圧電位検出回路の配線構造を示す図である。
【図３】この発明の実施の形態１による昇圧電位検出回路、特に半導体基板中のウェル構造の製造方法を説明するための断面工程図である。
【図４】この発明で対象とする昇圧電位検出回路の概略構成を示す図である。
【図５】従来の半導体装置の構造、特に昇圧電位検出回路の配線構造を示す図である。
【図６】従来の半導体装置の構造、特に昇圧電位検出回路の配線構造における問題点を説明するための図である。
【符号の説明】
１ Ｐ型半導体基板、２ 分離酸化膜、３ Ｐ型ウェル、４ Ｎ型ウェル、５ソース、６ ドレイン、７ トンネル酸化膜、８ フローティングゲート、９ポリ−ポリ絶縁膜、１０ コントロールゲート、１１ 酸化膜、１２ コンタクト領域、１３ コンタクト領域、１４ サブビット線、３１ Ｐ型半導体基板、３２ 表面絶縁膜、３３ Ｐ型ウェル、３４ Ｎ型ウェル、３５ 抵抗膜、３６ 第１の絶縁膜、３７ 導電膜、３８ 第２の絶縁膜、３９ 配線、４０ 第１のコンタクト、４１ 第２のコンタクト。
【発明の属する技術分野】
この発明は、半導体装置の配線構造に関し、さらに詳しくは内部昇圧回路を備えた半導体装置において、昇圧電位の検出回路中の抵抗材に負電位を接続する接続構造の改善に関するものである。また、このような接続構造を用いた昇圧電位検出回路を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭメモリなどの半導体記憶装置において、セルのデータ書き込み、消去などに高電位が必要な場合には、ある一定の供給電位からプラスあるいはマイナスに電位を昇圧する必要がある。この時、所望の電位が発生したかどうかを検出しなければならない。
【０００３】
図４はこのような昇圧電位を検出するための回路構成の概略図で、昇圧回路Ｉ又は昇圧回路ＩＩから発生した電位を抵抗膜３５に接続し、その間の所定の点において電位をモニターすることにより、昇圧電位の良否を判定する。
【０００４】
例えば、ＤＩＮＯＲ型１６Ｍフラッシュメモリにおいては、単一な３．３Ｖの外部電源電圧から１０Ｖと−８Ｖの電位を発生させる必要があるため、図４に示すような昇圧、検出の構成をとっている。
ＤＩＮＯＲ型とは、Ｄｉｖｉｄｅｄ Ｂｉｔ−ｌｉｎｅ ＮＯＲ型を略称したもので、その構造の詳細は、例えば、１９９２ ＩＥＤＭ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ （ｐｐ．５９９−６０２）“Ａ ＮＯＶＥＬ ＣＥＬＬ ＳＴＲＵＣＴＵＲＥ ＳＵＩＴＡＢＬＥ ＦＯＲ Ａ ３ ＶＯＬＴ ＯＰＥＲＡＴＩＯＮ， ＳＥＣＴＯＲ ＥＲＡＳＥ ＦＬＡＳＨ ＭＥＭＯＲＹ”、あるいは１９９５ ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ“Ａ ３．３ｖ−Ｏｎｌｙ １６Ｍｂ ＤＩＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ”等に開示されている。
【０００５】
また、三菱電機技報、Ｖｏｌ．６９， Ｎｏ．３， ｐｐ．４７−５０，（１９９５）「３．３Ｖ単一電源１６ＭビットＤＩＮＯＲ型フラッシュメモリ」、あるいは、ＮＩＫＫＥＩ ＭＩＣＲＯＣＥＶＩＣＥＳ， １９９３年１月号， ＰＰ．６４−６８「書き換えの低電圧化をＦ−Ｎ注入で実現、低コスト化、高機能化も両立」にも報告されている。詳細はこれらの文献に譲るが、ビット線がメインビット線とサブビット線に分割された階層構造を有している点がひとつの特徴である。
【０００６】
さて、図４に示したような昇圧電位検出回路においては、電位検出のための抵抗膜３５に流れる電流が大きいと検出回路での消費電力が大きくなり、検出回路に大きな電流が流れることは昇圧回路からの余分な電流リークがあることを意味し、昇圧電位が低くなってしまうという問題があった。このため大きな抵抗値が必要であった。
【０００７】
また、コントロールゲート材は一般にメモリセルのワード線としても使用されることから、高融点金属ポリサイドが使用されており、例えば、タングステンシリサイド（ＷＳｉｘ）１００ｎｍ、ドープトポリ１００ｎｍの構造の場合はシート抵抗が約１２Ω／□と非常に低い。
【０００８】
図５は、図４に示したような昇圧電位検出回路を有する従来のＤＩＮＯＲ型フラッシュメモリの要部構造を模式的に示す図である。
図５の右半部がメモリセル領域、左半部が周辺回路領域を示す。
先ず、右半部のメモリセル領域について説明すると、図５において、Ｐ型半導体基板１の中で、分離酸化膜２で分離された領域に、Ｐ型ウェル３と、このＰ型ウェル３を取り囲むＮ型ウェル４が形成されている。
【０００９】
このＰ型ウェル３の表面に形成されるメモリセルは、ソース５およびドレイン６を有し、このソース５およびドレイン６の間に、トンネル酸化膜７、フローティングゲート８、ポリ−ポリ絶縁膜９、コントロールゲート１０が積層されている。
また、層間酸化膜の中にサブビット線１４が配置されており、図示しないメインビット線に接続されている。
フローティングゲート８はポリシリコンで形成され、コントロールゲート１０はポリシリコン層の上にタングステンシリサイドを乗せた２層構造で形成されている。
【００１０】
ドレイン６はサブビット線１４につながってビット線電位が供給され、ソース７にはソース電位が供給される。コントロールゲート１０には制御電圧が印加される。また、Ｐ型ウェル３には負電位又は接地電位が印加されている。これらの電位により、メモリセルのメモリのプログラム、消去及び読み出しが行われる。
【００１１】
次に、図５の左半部の周辺回路領域について説明すると、この周辺回路領域は周辺回路部と電圧昇圧検出回路部とからなる。
周辺回路部には、回路を構成するトランジスタが複数形成されている。図５にはトランジスタの一例を示し、これはＰ型半導体基板１の表面の分離酸化膜２で隔てられた部分に、ソース２１とドレイン２２が形成され、その間にゲート酸化膜２３とゲート電極２４が積層されて形成されている。
【００１２】
次に、周辺回路部のうちの電圧昇圧検出回路部は、分離酸化膜２の上に抵抗膜３５が形成され、この抵抗膜３５の上に絶縁膜３６（層間絶縁膜）を挟んで配線３９が形成され、絶縁膜３６を貫通するコンタクト４２により接続されている。この配線３９に昇圧回路Ｉが接続され、抵抗膜３５の一端に昇圧された電位が供給される。
【００１３】
一方、抵抗膜３５の他端には、昇圧回路ＩＩが接続され、他の電位が供給されている。そして、抵抗膜３５の中間部における所定の点から電位が検出される。
この抵抗膜３５は、メモリセル領域のフローティングゲートと同様にポリシリコン膜からなっている。図４に説明した電位検出回路は、このように半導体基板１の上に形成されている。
【００１４】
【発明が解決しようとする課題】
以上のように、昇圧電位検出回路の抵抗膜３５を、例えばメモリセル領域のフローティングゲート８と同様のフローティングゲート材で構成する際には、フローティングゲート材が１００ｎｍ程度の薄い膜であるため、金属配線のための接続孔を形成する際に、製造のバラつきにより、図６に示すように、突き抜け４３が起こり、不要な高抵抗部分が突発的にできてしまう。あるいは不要な電流パスができて、所望の昇圧ができないという問題があった。
【００１５】
この発明は、このような従来の課題を解決するためになされたもので、昇圧電位検出のための昇圧電位を抵抗膜に供給するための改善された配線構造を提供しようとするものである。また、このような改善された接続構造を用いた電位検出回路と、これを有する半導体装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
この発明の半導体装置は、Ｐ型半導体基板と、上記Ｐ型半導体基板の表面に形成されたＰ型ウェルと、上記Ｐ型半導体基板の中で上記Ｐ型ウェルの底面及び側面を取り囲むように形成されたＮ型ウェルと、上記Ｐ型ウェル及びＮ型ウェルを含む上記半導体基板の表面に形成された表面絶縁膜と、上記表面絶縁膜の上に少なくとも一部が上記Ｐ型ウェルの上方に位置するように形成された抵抗膜と、上記抵抗膜の上を含み上記表面絶縁膜の上に形成された第1の絶縁膜と、上位第１の絶縁膜の上に少なくとも一部が上記抵抗膜の上方に位置するように形成された導電膜と、上記導電膜の上を含み上記第１の絶縁膜の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に少なくとも一部が上記導電膜の上方に位置するように形成された配線と、上記第１の絶縁膜を貫通し上記抵抗膜の一端と上記導電膜とを接続する第１のコンタクトと、上記第２の絶縁膜を貫通し上記導電膜と上記配線とを接続する第２のコンタクトとを備え、かつ上記Ｐ型ウェルは上記第１のコンタクト及び上記第２のコンタクトの上記Ｐ型ウェルに対する延長線の位置より所定長さ以上外方に広がって形成されている配線構造を有する昇圧電位検出回路部と、
上記Ｐ型半導体基板の上にフローティングゲート型トランジスタで形成されたメモリセルと、分割ビット線構造によるサブビット線とを有するメモリセル部とを備え、
上記抵抗膜を上記メモリセル部のフローティングゲートと同時に形成し、上記導電膜を上記サブビット線と同時に形成したことを特徴とするものである。
【００１８】
また、この発明の半導体装置は、上記抵抗膜をポリシリコン層で形成し、上記導電膜をポリシリコンとタングステンシリサイドとの２重層で形成し、上記配線をアルミ配線で形成したことを特徴とするものである。
【００１９】
また、この発明の半導体装置は、上記配線に所定の負電位が印加され、上記抵抗膜の他端に他の電位が印加され、上記抵抗膜の上記両端間の所定位置における電位を検出することを特徴とするものである。
【００２０】
また、この発明の半導体装置は、上記Ｐ型ウェルの電位をフローティングにし、上記Ｎ型ウェルの電位を電源電位とし、上記Ｐ型半導体基板の電位を接地電位とすることを特徴とするものである。
【００２１】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１による昇圧電位検出のための配線構造、及び昇圧電位検出回路を有する半導体装置について図面を参照して説明する。例として、先に示したＤＩＮＯＲ型フラッシュメモリにおける昇圧電位検出回路について説明する。
【００２２】
図１は、図４に示したような昇圧電位検出回路を有するＤＩＮＯＲ型フラッシュメモリの要部構造を模式的に示す図である。
図１の右半部がメモリセル領域、左半部が周辺回路領域を示す。
先ず、右半部のメモリセル領域について説明すると、図において、１はシリコン等のＰ型半導体基板、２はＰ型半導体基板１の表面に形成された分離酸化膜、３はＰ型半導体基板１の表面の所定領域に形成されたＰ型ウェル、４はＰ型半導体基板１の中で、Ｐ型ウェル３の底面及び側面を囲むように形成されたＮ型ウェルである。
【００２３】
次に、５はＰ型ウェル３の表面に形成されるメモリセルのソース、６はそのドレイン、７はソース５およびドレイン６の間でＰ型半導体基板１の表面に形成されたトンネル酸化膜、８はポリシリコンで形成されフローティングゲート、９はポリ−ポリ絶縁膜、１０はコントロールゲートで、このコントロールゲート１０はポリシリコン膜１０ａの上にタングステンシリサイド膜１０ｂを載せた２層構造とされている。また、１１は酸化膜、１２はＰ型ウェル３のコンタクト領域、１３はＮ型ウェル４のコンタクト領域を示す。
【００２４】
また、１４は層間絶縁膜の中に配置されたサブビット線である。このサブビット線１４はポリシリコン膜１４ａの上にタングステンシリサイド膜１４ｂを載せた２層構造とされている。
【００２５】
ドレイン６はサブビット線１４につながってビット線電位が供給され、ソース５にはソース電位が供給される。コントロールゲート１０には制御電圧が印加される。また、Ｐ型ウェル３にはコンタクト領域１２を介して負電位又は接地電位が印加されている。また、Ｎ型ウェル４には、コンタクト領域１３を介して電源電位が印加されている。これらの電位により、メモリセルのメモリのプログラム、消去及び読み出しが行われる。
【００２６】
次に、図１の左半部の周辺回路領域について説明すると、この周辺回路領域は周辺回路部と電圧昇圧検出回路部とを含んでいる。
周辺回路部には、回路を構成する複数のトランジスタが、Ｐ型半導体基板１の表面に分離酸化膜２で隔てられた領域に形成されている。図１にはトランジスタの一例を示し、２１はソース、２２はドレイン、２３はゲート酸化膜、２４はゲート電極を示す。このゲート電極２４はポリシリコン膜２４ａの上にタングステンシリサイド膜２４ｂを載せた２層構造とされている。
【００２７】
次に、周辺回路部のうちの電圧昇圧検出回路部について説明すると、３１はシリコンなどのＰ型半導体基板、３３はＰ型半導体基板３１の表面の所定領域に形成されたＰ型ウェル、３４はＰ型半導体基板３１の中で、Ｐ型ウェル３３の底面及び側面を取り囲むように形成されたＮ型ウェル、３２はＰ型ウェル３３及びＮ型ウェル３４を含むＰ型半導体基板３１の表面に形成された表面絶縁膜である。
【００２８】
次に、３５は表面絶縁膜３２の上に形成されたポリシリコン膜の抵抗膜であり、少なくともその一部がＰ型ウェル３３の上方に位置するように、すなわちＰ型ウェル３３とオーバーラップするように、形成されている。
【００２９】
また、３６は抵抗膜３５の上を含み表面絶縁膜３２の上に形成されたシリコン酸化膜等による第１の絶縁膜、３７は第１の絶縁膜３６の上に形成された導電膜であり、少なくともその一部が抵抗膜３５の上方に位置するように、すなわち抵抗膜３５とオーバーラップするように、形成されている。この導電膜３７は、ポリシリコン膜３７ａの上にタングステンシリサイド膜３７ｂを載せた２層構造とされている。
【００３０】
また、３８は導電膜３７の上を含み第１の絶縁膜３６の上に形成されたシリコン酸化膜等による第２の絶縁膜、３９は第２の絶縁膜３８の上に形成されたアルミニウムなどによる配線であり、少なくともその一部が導電膜３７の上方に位置するように、すなわちオーバーラップするように、形成されている。
【００３１】
また、４０は、第１の絶縁膜３６を貫通し抵抗膜３５の一端と導電膜３７とを接続する第１のコンタクト、４１は、第２の絶縁膜３８を貫通し導電膜３７と配線３９とを接続する第２のコンタクトを示す。
【００３２】
そして、Ｐ型ウェル３３は、第１のコンタクト４０のＰ型ウェル３３に対する延長線の位置より所定長さ以上外方に広がって形成されている。また、第２のコンタクト４１についても、Ｐ型ウェル３３に対する延長線の位置より所定長さ以上外方に広がって形成されている。
【００３３】
次に、配線３９は、昇圧回路Ｉの負電位と接続されている。また、抵抗膜３５の他端は、昇圧回路ＩＩの正電位と接続されている。この抵抗膜３５の両端間で、所定の点において電位を検出する検出点が設けられている。図４に説明した電位検出回路は、このように半導体基板１の上に形成されている。
【００３４】
次に、この構造の製造方法の特徴について説明する。
先ず、昇圧電位検出回路部とメモリセル部とは、同一の半導体基板３１，１に形成する。また、昇圧電位検出回路部のＰ型ウェル３３及びＮ型ウェル３４は、それぞれメモリセル部のＰ型ウェル３及びＮ型ウェル４と同時に形成する。
【００３５】
さらに、昇圧電位検出回路部の抵抗膜３５は、メモリセル部のフローティングゲート８と同時に、ポリシリコンで形成する。
さらに、昇圧電位検出回路部の導電膜３７は、メモリセル部のサブビット線１４と同時に、ポリシリコンとタングステンシリサイドの２層構造で形成する。
【００３６】
以上のように、抵抗膜３５にフローティングゲート材を用い、導電膜３７にサブビット線として用いられるＷＳｉｘ ポリサイド層を用い、その間の絶縁膜３６に第１のコンタクト４０用の接続孔（これを直接接続孔ともいう）を開孔し、両者を接続する。次に、この導電膜３７の上の絶縁膜３８に接続孔をあけて、アルミニウム配線３９とつなぎ、昇圧回路で発生した負電位を印加する。
【００３７】
図２は、図１の昇圧電位検出回路部の構造を拡大して示す図である。
このように配線構造を形成した場合、第１のコンタクト４０用の接続孔（直接接続孔）を開孔する際に、フローティングゲート材の抵抗膜３５を突き抜けけ、表面絶縁膜３２（フィールド酸化膜）の下のシリコン半導体基板３１に達しても不要な電流が流れないように、第１のコンタクト４０用の接続孔（直接接続孔）の下を例えば３μｍの余裕をもったＰ型ウェル３３の構造とし、かつこのＰ型ウェル３３を囲むようにＮ型ウェル３４を形成する。すなわち、図２における、Ｐ型ウェル３３の外周部の長さＸ１を３μｍ以上とする。
【００３８】
同様に、第２のコンタクト４１用の接続孔を開孔する際に、ＷＳｉｘ ポリサイド層の導電膜３７、第１の絶縁膜３６（層間絶縁膜）及び表面絶縁膜３２（フィールド酸化膜）を突き抜けて、半導体基板３１に達しても不要な電流が流れないように、第２のコンタクト４１用の接続孔の下を例えば３μｍの余裕をもったＰ型ウェル３３の構造とし、かつこのＰ型ウェル３３を囲むようにＮ型ウェル３４を形成する。すなわち、図２における、Ｐ型ウェル３３の外周部の長さＸ２を３μｍ以上とする。
【００３９】
この昇圧電位検出回路の使用時においては、Ｐ型ウェル３３の電位をフローティングにし、Ｎ型ウェル３４の電位を電源電位、例えば３．３Ｖに固定し、Ｐ型半導体基板３１の電位を接地電位とする。このようにしておけば万一、第１のコンタクト４０あるいは第２のコンタクト４１用の接続孔がＰ型ウェル３３まで達し、Ｐ型ウェル３３に負電位がかかっても、Ｎ型ウェル３４とは逆接合であるため不要な電流が流れることはない。
【００４０】
上説明したように、この実施の形態によれば、下層にある抵抗膜３５への上層にある配線３９からの接続孔を、その間にある層間酸化膜の全厚みを一度に貫通する接続孔ではなく、２段に分けて別の接続孔をとるようにしている。
層間酸化膜の全厚みを一度に貫通する接続孔を形成する場合には、層間酸化膜の全厚みに比べて抵抗膜３５の膜厚は薄いので、接続孔の深さを制御することは困難であり、接続孔が抵抗膜３５を突き抜けたり、さらに表面絶縁膜３２を突き抜ける可能性もある。
【００４１】
これに対して、この実施の形態では、層間の導電膜３７を仲介にして、相対的に薄い層間酸化膜を貫通する接続孔を２回形成して、コンタクトをとるようにしている。したがって、接続孔は相対的に薄い層間酸化膜を貫通すればよいので、その深さを制御しやすく、突き抜けを起こす可能性を小さくできるという効果がある。
【００４２】
また、仮に接続孔が抵抗膜３５を突き抜けて半導体基板３１に達し、印加された負電圧がＰ型ウェル３３にかかっても、Ｎ型ウェル３４との間では逆バイアスになるので、不要な電流パスを形成することがなく、電流漏洩などの問題を生せず安全である。従ってまた、製造のばらつきに対するマージンが大きい半導体装置を製造することができる。
【００４３】
また、ＤＩＮＯＲ型フラッシュメモリとの構造上及製造方法上の関連からみれば、上述した配線構造は、特に負電位発生の検出回路において有用であり、ＤＩＮＯＲ型フラッシュメモリに特有な、Ｐ型ウェルをＮ型ウェルで囲む構造を用い、またサブビット線として使用されるＷＳｉｘポリサイド層を活用することにより、ＤＩＮＯＲ型フラッシュメモリの製造工程をそのまま活用して形成することができ、何ら工程の増加なく、昇圧電位検出回路のための配線構造を形成することができる効果がある。
【００４４】
次に、この実施の形態で用いる、ＤＩＮＯＲ型フラッシュメモリに採用されているウェル構造の形成方法について概略を説明する。
ここに示したＤＩＮＯＲ型フラッシュメモリに採用されているウェル構造は、レトログレードウェルと呼ばれるもので、Ｐ型ウェル３３を囲むように形成されるＮ型ウェル３４は以下のように作られる。
【００４５】
図３（ａ）に示すように、Ｐ型半導体基板３１に、Ｐ型ウェル３３を囲むＮ型ウェルの下の部分３４ａになるように、フォトレジスト膜５１をマスクとしてリンイオンを例えば２ＭｅＶで注入する。
【００４６】
次に図３（ｂ）に示すように、フォトレジスト膜５２をマスクとして、通常のＮ型ウェルを形成する方法で、リンイオンを例えば１ＭｅＶで注入し、Ｐ型ウェル３３の側面を取り囲むＮ型ウェルの側面部分３４ｂを形成する。このＮ型ウェルの側面部分３４ｂは、Ｎ型ウェル３４の電位を半導体基板３１上からとるための機能も兼ねる。
【００４７】
次に図３（ｃ）に示すように、フォトレジスト膜５３をマスクとして、ボロンイオンを例えば６００ｋｅＶで注入し、Ｐ型ウェル３３を形成する。その後、熱処理を行うことにより、図３（ｄ）に示すようなウェル構造を得る。
【００４８】
【発明の効果】
この発明は以上説明したように構成されており、次のような効果を奏する。
この発明によれば、下層にある抵抗膜への上層にある配線からの接続孔を、２段に分けてとるようにしているので、接続孔の深さの制御がしやすく、接続孔が半導体基板まで突き抜ける恐れが小さいという効果がある。
【００４９】
また、接続孔の下方の半導体基板の領域にＮ型ウェルで囲まれたＰ型ウェルを形成しているので、仮に接続孔が抵抗膜を突き抜けて半導体基板に達し、負電圧がＰ型ウェルにかかっても、Ｎ型ウェルとの間では逆バイアスになるので、バイパス形成、電流漏洩などの問題を生じることがなく、安全である。
【００５０】
また、この発明の配線構造は、ＤＩＮＯＲ型フラッシュメモリに特有な、Ｐ型ウェルをＮ型ウェルで囲む構造を用い、またサブビット線として使用される導電膜を活用することにより、ＤＩＮＯＲ型フラッシュメモリの製造工程をそのまま活用して形成することができ、何ら工程の増加なく、昇圧電位検出回路のための配線構造を形成することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構造、特に昇圧電位検出回路の配線構造を示す図である。
【図２】この発明の実施の形態１による昇圧電位検出回路の配線構造を示す図である。
【図３】この発明の実施の形態１による昇圧電位検出回路、特に半導体基板中のウェル構造の製造方法を説明するための断面工程図である。
【図４】この発明で対象とする昇圧電位検出回路の概略構成を示す図である。
【図５】従来の半導体装置の構造、特に昇圧電位検出回路の配線構造を示す図である。
【図６】従来の半導体装置の構造、特に昇圧電位検出回路の配線構造における問題点を説明するための図である。
【符号の説明】
１ Ｐ型半導体基板、２ 分離酸化膜、３ Ｐ型ウェル、４ Ｎ型ウェル、５ソース、６ ドレイン、７ トンネル酸化膜、８ フローティングゲート、９ポリ−ポリ絶縁膜、１０ コントロールゲート、１１ 酸化膜、１２ コンタクト領域、１３ コンタクト領域、１４ サブビット線、３１ Ｐ型半導体基板、３２ 表面絶縁膜、３３ Ｐ型ウェル、３４ Ｎ型ウェル、３５ 抵抗膜、３６ 第１の絶縁膜、３７ 導電膜、３８ 第２の絶縁膜、３９ 配線、４０ 第１のコンタクト、４１ 第２のコンタクト。
Claims (4)
- Ｐ型半導体基板と、上記Ｐ型半導体基板の表面に形成されたＰ型ウェルと、上記Ｐ型半導体基板の中で上記Ｐ型ウェルの底面及び側面を取り囲むように形成されたＮ型ウェルと、上記Ｐ型ウェル及びＮ型ウェルを含む上記半導体基板の表面に形成された表面絶縁膜と、上記表面絶縁膜の上に少なくとも一部が上記Ｐ型ウェルの上方に位置するように形成された抵抗膜と、上記抵抗膜の上を含み上記表面絶縁膜の上に形成された第1の絶縁膜と、上位第１の絶縁膜の上に少なくとも一部が上記抵抗膜の上方に位置するように形成された導電膜と、上記導電膜の上を含み上記第１の絶縁膜の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に少なくとも一部が上記導電膜の上方に位置するように形成された配線と、上記第１の絶縁膜を貫通し上記抵抗膜の一端と上記導電膜とを接続する第１のコンタクトと、上記第２の絶縁膜を貫通し上記導電膜と上記配線とを接続する第２のコンタクトとを備え、かつ上記Ｐ型ウェルは上記第１のコンタクト及び上記第２のコンタクトの上記Ｐ型ウェルに対する延長線の位置より所定長さ以上外方に広がって形成されている配線構造を有する昇圧電位検出回路部と、
上記Ｐ型半導体基板の上にフローティングゲート型トランジスタで形成されたメモリセルと、分割ビット線構造によるサブビット線とを有するメモリセル部とを備え、
上記抵抗膜を上記メモリセル部のフローティングゲートと同時に形成し、上記導電膜を上記サブビット線と同時に形成したことを特徴とする半導体装置。 - 上記抵抗膜をポリシリコン層で形成し、上記導電膜をポリシリコンとタングステンシリサイドとの２重層で形成し、上記配線をアルミ配線で形成したことを特徴とする請求項１に記載の半導体装置。
- 上記配線に所定の負電位が印加され、上記抵抗膜の他端に他の電位が印加され、上記抵抗膜の上記両端間の所定位置における電位を検出することを特徴とする請求項１又は２に記載の半導体装置。
- 上記Ｐ型ウェルの電位をフローティングにし、上記Ｎ型ウェルの電位を電源電位とし、上記Ｐ型半導体基板の電位を接地電位とすることを特徴とする請求項３に記載の半導体装置。
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