JP3214445B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3214445B2 JP3214445B2 JP13975798A JP13975798A JP3214445B2 JP 3214445 B2 JP3214445 B2 JP 3214445B2 JP 13975798 A JP13975798 A JP 13975798A JP 13975798 A JP13975798 A JP 13975798A JP 3214445 B2 JP3214445 B2 JP 3214445B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- etching
- forming
- film
- resistance layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 83
- 229920005591 polysilicon Polymers 0.000 claims description 82
- 238000005530 etching Methods 0.000 claims description 55
- 150000004767 nitrides Chemical class 0.000 claims description 30
- 238000001020 plasma etching Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 238000007790 scraping Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 78
- 239000011229 interlayer Substances 0.000 description 21
- 230000000694 effects Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に関し、更に詳しくは、多結晶シ
リコンで抵抗層が形成される半導体装置の製造方法およ
び半導体装置に関する。
方法および半導体装置に関し、更に詳しくは、多結晶シ
リコンで抵抗層が形成される半導体装置の製造方法およ
び半導体装置に関する。
【０００２】
【従来の技術】半導体装置には、多くの抵抗層が形成さ
れている。高集積化、高密度化のために、抵抗層として
ポリシリコンが用いられている。図１５に示すように、
シリコン基板上に形成された絶縁膜１０１，１０２上
に、ポリシリコン層１０３を所望のパターンに形成す
る。そのポリシリコン層１０３の上に層間絶縁膜１０６
を形成し、この層間絶縁膜１０６にコンタクトホールを
開口してポリシリコン層１０３に接続される配線１０７
を形成することで、ポリシリコンによる抵抗層１０３が
構成される。
れている。高集積化、高密度化のために、抵抗層として
ポリシリコンが用いられている。図１５に示すように、
シリコン基板上に形成された絶縁膜１０１，１０２上
に、ポリシリコン層１０３を所望のパターンに形成す
る。そのポリシリコン層１０３の上に層間絶縁膜１０６
を形成し、この層間絶縁膜１０６にコンタクトホールを
開口してポリシリコン層１０３に接続される配線１０７
を形成することで、ポリシリコンによる抵抗層１０３が
構成される。
【０００３】このように形成されるポリシリコン抵抗の
値にはばらつきが多いことが、従来から知られている。
このようなばらつきを少なくするようにしたいくつかの
制御方法が、特開平９−２３２５２１号で知られてい
る。
値にはばらつきが多いことが、従来から知られている。
このようなばらつきを少なくするようにしたいくつかの
制御方法が、特開平９−２３２５２１号で知られてい
る。
【０００４】更に、ポリシリコン抵抗中へ上層から水素
原子が拡散するために、ポリシリコンの抵抗値がばらつ
くことも知られている。このような拡散によるばらつき
を防止するために、ポリシリコン層の上面に窒化シリコ
ン膜を形成する技術が知られている。しかし、窒化シリ
コン膜の形成のための高温処理時に、ポリシリコン層に
注入されている接触抵抗を下げるための不純物が、ポリ
シリコン層の抵抗領域にまで拡散する結果、抵抗値にば
らつきが生じる。このようなばらつきを防止する手段
が、特開平９−１２１０２４号で知られている。
原子が拡散するために、ポリシリコンの抵抗値がばらつ
くことも知られている。このような拡散によるばらつき
を防止するために、ポリシリコン層の上面に窒化シリコ
ン膜を形成する技術が知られている。しかし、窒化シリ
コン膜の形成のための高温処理時に、ポリシリコン層に
注入されている接触抵抗を下げるための不純物が、ポリ
シリコン層の抵抗領域にまで拡散する結果、抵抗値にば
らつきが生じる。このようなばらつきを防止する手段
が、特開平９−１２１０２４号で知られている。
【０００５】ポリシリコン層の抵抗値のばらつきとし
て、他に、コンタクト抵抗のばらつきがある。すなわ
ち、図１５に示すように、コンタクトホールの開口をプ
ラズマエッチングにより行う際に、ポリシリコン抵抗層
１０３へのオーバーエッチングのダメージにより、ポリ
シリコン抵抗層１０３のコンタクト開口部が削れるため
に、コンタクト抵抗がばらつくという問題が発生してい
た。
て、他に、コンタクト抵抗のばらつきがある。すなわ
ち、図１５に示すように、コンタクトホールの開口をプ
ラズマエッチングにより行う際に、ポリシリコン抵抗層
１０３へのオーバーエッチングのダメージにより、ポリ
シリコン抵抗層１０３のコンタクト開口部が削れるため
に、コンタクト抵抗がばらつくという問題が発生してい
た。
【０００６】コンタクトホールを開口する際のオーバー
エッチングによるダメージを抑制することにより、ポリ
シリコン層のコンタクト抵抗のばらつきを抑制すること
が望まれる。
エッチングによるダメージを抑制することにより、ポリ
シリコン層のコンタクト抵抗のばらつきを抑制すること
が望まれる。
【０００７】
【発明が解決しようとする課題】本発明は、このような
技術的背景に基づいてなされたものであり、次のような
目的を達成する。本発明の目的は、ポリシリコン抵抗体
のコンタクト抵抗のばらつきを抑制することができる半
導体装置の製造方法および半導体装置を提供することに
ある。本発明の他の目的は、ポリシリコン抵抗体の層抵
抗のばらつきを抑制することができる半導体装置の製造
方法および半導体装置を提供することにある。
技術的背景に基づいてなされたものであり、次のような
目的を達成する。本発明の目的は、ポリシリコン抵抗体
のコンタクト抵抗のばらつきを抑制することができる半
導体装置の製造方法および半導体装置を提供することに
ある。本発明の他の目的は、ポリシリコン抵抗体の層抵
抗のばらつきを抑制することができる半導体装置の製造
方法および半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板上に、ポリシリコン抵抗層を形成するス
テップと、前記ポリシリコン抵抗層の上に第１の絶縁膜
を形成するステップと、前記第１の絶縁膜の上に第２の
絶縁膜を形成するステップと、前記第１の絶縁膜および
前記第２の絶縁膜をエッチングにより開口してコンタク
トホールを形成するステップとを備え、前記第１の絶縁
膜は、前記エッチングを行うときに前記ポリシリコン抵
抗層における前記コンタクトホールの開口部の削れが抑
制されるように前記エッチングを行うときのエッチング
レートが前記第２の絶縁膜に比べて１／８以下である。
造方法は、基板上に、ポリシリコン抵抗層を形成するス
テップと、前記ポリシリコン抵抗層の上に第１の絶縁膜
を形成するステップと、前記第１の絶縁膜の上に第２の
絶縁膜を形成するステップと、前記第１の絶縁膜および
前記第２の絶縁膜をエッチングにより開口してコンタク
トホールを形成するステップとを備え、前記第１の絶縁
膜は、前記エッチングを行うときに前記ポリシリコン抵
抗層における前記コンタクトホールの開口部の削れが抑
制されるように前記エッチングを行うときのエッチング
レートが前記第２の絶縁膜に比べて１／８以下である。
【０００９】本発明の半導体装置の製造方法において、
前記第１の絶縁膜は、例えば窒化膜であることができ
る。
前記第１の絶縁膜は、例えば窒化膜であることができ
る。
【００１０】本発明の半導体装置の製造方法において、
前記第２の絶縁膜は、例えば、酸化膜、ＢＳＧ膜および
ＢＰＳＧ膜のいずれか一つであることができる。
前記第２の絶縁膜は、例えば、酸化膜、ＢＳＧ膜および
ＢＰＳＧ膜のいずれか一つであることができる。
【００１１】本発明の半導体装置の製造方法は、基板上
に、ポリシリコン抵抗層を形成するステップと、前記ポ
リシリコン抵抗層の上に第１の絶縁膜として窒化膜を形
成するステップと、前記窒化膜の上に、酸化膜、ＢＳＧ
膜およびＢＰＳＧ膜のいずれか一つである第２の絶縁膜
を形成するステップと、前記窒化膜および前記第２の絶
縁膜をエッチングにより開口してコンタクトホールを形
成するステップとを備え、前記窒化膜は、前記エッチン
グを行うときに前記ポリシリコン抵抗層における前記コ
ンタクトホールの開口部の削れが抑制されるように前記
エッチングを行うときのエッチングレートが前記第２の
絶縁膜に比べて１／８以下である。
に、ポリシリコン抵抗層を形成するステップと、前記ポ
リシリコン抵抗層の上に第１の絶縁膜として窒化膜を形
成するステップと、前記窒化膜の上に、酸化膜、ＢＳＧ
膜およびＢＰＳＧ膜のいずれか一つである第２の絶縁膜
を形成するステップと、前記窒化膜および前記第２の絶
縁膜をエッチングにより開口してコンタクトホールを形
成するステップとを備え、前記窒化膜は、前記エッチン
グを行うときに前記ポリシリコン抵抗層における前記コ
ンタクトホールの開口部の削れが抑制されるように前記
エッチングを行うときのエッチングレートが前記第２の
絶縁膜に比べて１／８以下である。
【００１２】本発明の半導体装置の製造方法において、
前記第１の絶縁膜を形成するステップは、低温アニール
工程を備えている。
前記第１の絶縁膜を形成するステップは、低温アニール
工程を備えている。
【００１３】本発明の半導体装置の製造方法は、基板上
に、ポリシリコン抵抗層を形成するステップと、前記ポ
リシリコン抵抗層に直接、不純物をイオン注入するステ
ップと、前記不純物がイオン注入されたポリシリコン抵
抗層の上に、低温アニール処理を施しつつ第１の絶縁膜
を形成するステップと、前記第１の絶縁膜の上に第２の
絶縁膜を形成するステップと、前記第１の絶縁膜および
前記第２の絶縁膜をエッチングにより開口してコンタク
トホールを形成するステップとを備え、前記第１の絶縁
膜は、前記エッチングを行うときに前記ポリシリコン抵
抗層における前記コンタクトホールの開口部の削れが抑
制されるように前記エッチングを行うときのエッチング
レートが前記第２の絶縁膜に比べて１／８以下である。
前記第１の絶縁膜は、例えば窒化膜であることができ
る。前記第２の絶縁膜は、例えば、酸化膜、ＢＳＧ膜お
よびＢＰＳＧ膜のいずれか一つであることができる。
に、ポリシリコン抵抗層を形成するステップと、前記ポ
リシリコン抵抗層に直接、不純物をイオン注入するステ
ップと、前記不純物がイオン注入されたポリシリコン抵
抗層の上に、低温アニール処理を施しつつ第１の絶縁膜
を形成するステップと、前記第１の絶縁膜の上に第２の
絶縁膜を形成するステップと、前記第１の絶縁膜および
前記第２の絶縁膜をエッチングにより開口してコンタク
トホールを形成するステップとを備え、前記第１の絶縁
膜は、前記エッチングを行うときに前記ポリシリコン抵
抗層における前記コンタクトホールの開口部の削れが抑
制されるように前記エッチングを行うときのエッチング
レートが前記第２の絶縁膜に比べて１／８以下である。
前記第１の絶縁膜は、例えば窒化膜であることができ
る。前記第２の絶縁膜は、例えば、酸化膜、ＢＳＧ膜お
よびＢＰＳＧ膜のいずれか一つであることができる。
【００１４】前記不純物は、例えばボロンであることが
できる。
できる。
【００１５】前記不純物は、前記ポリシリコン抵抗層の
層抵抗をコントロールするために注入されることができ
る。
層抵抗をコントロールするために注入されることができ
る。
【００１６】本発明の半導体装置の製造方法において、
前記エッチングは、前記第１の絶縁膜および前記第２の
絶縁膜のエッチング条件が同一なプラズマエッチングで
ある。
前記エッチングは、前記第１の絶縁膜および前記第２の
絶縁膜のエッチング条件が同一なプラズマエッチングで
ある。
【００１７】前記エッチング条件は、例えば、以下の通
りであることができる。圧力は、３０〜４０ｍＴ、ＲＦ
電力は１０００〜２０００Ｗ、ガスは、Ｃ ４ Ｆ ８ が１５
〜２５ｓｃｃｍ、Ｏ ２ が１０〜１５ｓｃｃｍ、Ａｒが５
００〜６００ｓｃｃｍである。
りであることができる。圧力は、３０〜４０ｍＴ、ＲＦ
電力は１０００〜２０００Ｗ、ガスは、Ｃ ４ Ｆ ８ が１５
〜２５ｓｃｃｍ、Ｏ ２ が１０〜１５ｓｃｃｍ、Ａｒが５
００〜６００ｓｃｃｍである。
【００１８】上記条件で行われるプラズマエッチングの
エッチングレートは、以下の通りである。ＢＰＳＧ膜は
６０００〜８０００Å／ｍｉｎ、ＢＳＧ膜は５０００〜
８０００Å／ｍｉｎ、酸化膜は５０００〜７０００Å／
ｍｉｎ、窒化膜は６００〜７００Å／ｍｉｎである。こ
のように、ＢＰＳＧ膜、ＢＳＧ膜、酸化膜のいずれに対
しても、窒化膜は、そのエッチングレートが１／８以下
である。
エッチングレートは、以下の通りである。ＢＰＳＧ膜は
６０００〜８０００Å／ｍｉｎ、ＢＳＧ膜は５０００〜
８０００Å／ｍｉｎ、酸化膜は５０００〜７０００Å／
ｍｉｎ、窒化膜は６００〜７００Å／ｍｉｎである。こ
のように、ＢＰＳＧ膜、ＢＳＧ膜、酸化膜のいずれに対
しても、窒化膜は、そのエッチングレートが１／８以下
である。
【００１９】したがって、第２の絶縁膜（ＢＰＳＧ膜、
ＢＳＧ膜、酸化膜のいずれか）と、ポリシリコン抵抗層
との間に、窒化膜が存在することによって、ポリシリコ
ン抵抗層のオーバーエッチングを抑制することができ、
コンタクト抵抗のばらつきを抑えることができる。
ＢＳＧ膜、酸化膜のいずれか）と、ポリシリコン抵抗層
との間に、窒化膜が存在することによって、ポリシリコ
ン抵抗層のオーバーエッチングを抑制することができ、
コンタクト抵抗のばらつきを抑えることができる。
【００２０】本発明の半導体装置の製造方法において、
前記ポリシリコン抵抗層の上に前記第１の絶縁膜を形成
する前に、前記ポリシリコン抵抗層の上に酸化膜を形成
するステップを更に備えている。
前記ポリシリコン抵抗層の上に前記第１の絶縁膜を形成
する前に、前記ポリシリコン抵抗層の上に酸化膜を形成
するステップを更に備えている。
【００２１】本発明の半導体装置の製造方法において、
前記第１の絶縁膜を形成するステップでは、該第１の絶
縁膜の膜厚を４０Å〜２００Åに形成する。
前記第１の絶縁膜を形成するステップでは、該第１の絶
縁膜の膜厚を４０Å〜２００Åに形成する。
【００２２】本発明の半導体装置の製造方法において、
前記酸化膜を形成するステップでは、該酸化膜の膜厚を
２００Å〜１０００Åに形成する。
前記酸化膜を形成するステップでは、該酸化膜の膜厚を
２００Å〜１０００Åに形成する。
【００２３】本発明の半導体装置の製造方法において、
前記ポリシリコン抵抗層を形成するステップでは、該ポ
リシリコン抵抗層の膜厚を１５００Å〜３０００Åに形
成する。
前記ポリシリコン抵抗層を形成するステップでは、該ポ
リシリコン抵抗層の膜厚を１５００Å〜３０００Åに形
成する。
【００２４】
【発明の実施の形態】以下、添付図面を参照して、本発
明による半導体装置の製造方法の一実施の形態を説明す
る。
明による半導体装置の製造方法の一実施の形態を説明す
る。
【００２５】まず、図１から図７を参照して、第１の実
施形態を説明する。
施形態を説明する。
【００２６】図１に示すように、半導体基板１００上
に、素子分離領域となるフィールド酸化膜１０１を形成
する。フィールド酸化膜１０１の膜厚は、２５００Å〜
５０００Å程度とする。
に、素子分離領域となるフィールド酸化膜１０１を形成
する。フィールド酸化膜１０１の膜厚は、２５００Å〜
５０００Å程度とする。
【００２７】次に、図２に示すように、素子領域を形成
した後、半導体基板１００およびフィールド酸化膜１０
１の上面に、第１層間絶縁膜１０２を形成する。第１層
間絶縁膜１０２の膜厚は、１０００Å〜２０００Å程度
とする。
した後、半導体基板１００およびフィールド酸化膜１０
１の上面に、第１層間絶縁膜１０２を形成する。第１層
間絶縁膜１０２の膜厚は、１０００Å〜２０００Å程度
とする。
【００２８】次に、図３に示すように、第１層間絶縁膜
１０２の上面に、ポリシリコン抵抗層１０３となるポリ
シリコンを１５００Å〜３０００Å程度の膜厚で成膜す
る。ポリシリコン抵抗層１０３の層抵抗をコントロール
するために、ポリシリコン抵抗層１０３にボロンをイオ
ン注入によって注入する。
１０２の上面に、ポリシリコン抵抗層１０３となるポリ
シリコンを１５００Å〜３０００Å程度の膜厚で成膜す
る。ポリシリコン抵抗層１０３の層抵抗をコントロール
するために、ポリシリコン抵抗層１０３にボロンをイオ
ン注入によって注入する。
【００２９】次に、図４に示すように、ＰＲ（フォトレ
ジスト）とプラズマエッチングによって選択的にポリシ
リコン抵抗層１０３を形成する。
ジスト）とプラズマエッチングによって選択的にポリシ
リコン抵抗層１０３を形成する。
【００３０】次に、図５に示すように、酸化膜１０４
を、ポリシリコン抵抗層１０３および第１層間絶縁膜１
０２の上面に形成する。酸化膜１０４の膜厚は、２００
Å〜１０００Å程度とする。
を、ポリシリコン抵抗層１０３および第１層間絶縁膜１
０２の上面に形成する。酸化膜１０４の膜厚は、２００
Å〜１０００Å程度とする。
【００３１】酸化膜１０４の上面に、窒化膜１０５を形
成する。窒化膜１０５の膜厚は、４０Å〜２００Å程度
とする。窒化膜１０５の成長時には、低温アニール処理
が施される。低温アニール処理によって、ポリシリコン
抵抗層１０３に注入されたボロンがポリシリコン抵抗層
１０３中に十分に拡散する効果と、注入時のダメージを
回復する効果があり、ポリシリコン抵抗層１０３および
コンタクト抵抗のばらつきが低減される。ここで、高温
アニール処理ができない理由は、以下の通りである。ポ
リシリコン抵抗層１０３の形成前には、トランジスタを
形成しているが、トランジスタのＴｉＳｉ２拡散層は、
高温処理を行うとＴｉＳｉ２が凝集を起こしてしまい、
拡散層抵抗が高くなってしまうためである。
成する。窒化膜１０５の膜厚は、４０Å〜２００Å程度
とする。窒化膜１０５の成長時には、低温アニール処理
が施される。低温アニール処理によって、ポリシリコン
抵抗層１０３に注入されたボロンがポリシリコン抵抗層
１０３中に十分に拡散する効果と、注入時のダメージを
回復する効果があり、ポリシリコン抵抗層１０３および
コンタクト抵抗のばらつきが低減される。ここで、高温
アニール処理ができない理由は、以下の通りである。ポ
リシリコン抵抗層１０３の形成前には、トランジスタを
形成しているが、トランジスタのＴｉＳｉ２拡散層は、
高温処理を行うとＴｉＳｉ２が凝集を起こしてしまい、
拡散層抵抗が高くなってしまうためである。
【００３２】次に、図６に示すように、窒化膜１０５の
上面に、第２層間絶縁膜１０６を形成する。第２層間絶
縁膜１０６は、例えば、ＢＰＳＧ膜、ＢＳＧ膜および酸
化膜のいずれかである。
上面に、第２層間絶縁膜１０６を形成する。第２層間絶
縁膜１０６は、例えば、ＢＰＳＧ膜、ＢＳＧ膜および酸
化膜のいずれかである。
【００３３】次いで、ＰＲとプラズマエッチングによっ
て、第２層間絶縁膜１０６、窒化膜１０５および酸化膜
１０４に、コンタクトホール１０８を開口する。このコ
ンタクトホール１０８は、ポリシリコン抵抗層１０３と
の電気的接続を確保するためのものである。
て、第２層間絶縁膜１０６、窒化膜１０５および酸化膜
１０４に、コンタクトホール１０８を開口する。このコ
ンタクトホール１０８は、ポリシリコン抵抗層１０３と
の電気的接続を確保するためのものである。
【００３４】このときのプラズマエッチングの条件は、
第２層間絶縁膜１０６、窒化膜１０５および酸化膜１０
４の各膜層で同一であり、以下の通りである。圧力は、
３０〜４０ｍＴ、ＲＦ電力は１０００〜２０００Ｗ、ガ
スは、Ｃ４Ｆ８が１５〜２５ｓｃｃｍ、Ｏ２が１０〜１
５ｓｃｃｍ、Ａｒが５００〜６００ｓｃｃｍである。
第２層間絶縁膜１０６、窒化膜１０５および酸化膜１０
４の各膜層で同一であり、以下の通りである。圧力は、
３０〜４０ｍＴ、ＲＦ電力は１０００〜２０００Ｗ、ガ
スは、Ｃ４Ｆ８が１５〜２５ｓｃｃｍ、Ｏ２が１０〜１
５ｓｃｃｍ、Ａｒが５００〜６００ｓｃｃｍである。
【００３５】上記条件で行われるプラズマエッチングの
エッチングレートは、以下の通りである。ＢＰＳＧ膜は
６０００〜８０００Å／ｍｉｎ、ＢＳＧ膜は５０００〜
８０００Å／ｍｉｎ、酸化膜５０００〜７０００Å／ｍ
ｉｎ、窒化膜は、６００〜７００Å／ｍｉｎである。
エッチングレートは、以下の通りである。ＢＰＳＧ膜は
６０００〜８０００Å／ｍｉｎ、ＢＳＧ膜は５０００〜
８０００Å／ｍｉｎ、酸化膜５０００〜７０００Å／ｍ
ｉｎ、窒化膜は、６００〜７００Å／ｍｉｎである。
【００３６】このように、ＢＰＳＧ膜、ＢＳＧ膜、酸化
膜のいずれに対しても、窒化膜は、そのエッチングレー
トが１／８以下である。したがって、第２層間絶縁膜１
０６（ＢＰＳＧ膜、ＢＳＧ膜、酸化膜のいずれか）と、
ポリシリコン抵抗層１０３との間に、窒化膜１０５が存
在することによって、ポリシリコン抵抗層１０３のオー
バーエッチングを抑制することができ、コンタクト抵抗
のばらつきを抑えることができる。
膜のいずれに対しても、窒化膜は、そのエッチングレー
トが１／８以下である。したがって、第２層間絶縁膜１
０６（ＢＰＳＧ膜、ＢＳＧ膜、酸化膜のいずれか）と、
ポリシリコン抵抗層１０３との間に、窒化膜１０５が存
在することによって、ポリシリコン抵抗層１０３のオー
バーエッチングを抑制することができ、コンタクト抵抗
のばらつきを抑えることができる。
【００３７】次に、図７に示すように、コンタクトホー
ル１０８に、第１層配線１０７を成膜してポリシリコン
抵抗層１０３との接触をとり、ＰＲとプラズマエッチン
グにより選択的に第１層配線１０７を形成する。
ル１０８に、第１層配線１０７を成膜してポリシリコン
抵抗層１０３との接触をとり、ＰＲとプラズマエッチン
グにより選択的に第１層配線１０７を形成する。
【００３８】本実施形態によれば、コンタクトホール１
０８の開口をプラズマエッチングによって行う際に、窒
化膜１０５の影響によって、ポリシリコン抵抗層１０３
へのオーバーエッチングのダメージを抑制することがで
きる。これにより、ポリシリコン抵抗層１０３における
コンタクトホール１０８の開口部の削れを抑制すること
ができ、ポリシリコン抵抗層１０３のコンタクト抵抗の
ばらつきを抑制する効果を奏することができる。
０８の開口をプラズマエッチングによって行う際に、窒
化膜１０５の影響によって、ポリシリコン抵抗層１０３
へのオーバーエッチングのダメージを抑制することがで
きる。これにより、ポリシリコン抵抗層１０３における
コンタクトホール１０８の開口部の削れを抑制すること
ができ、ポリシリコン抵抗層１０３のコンタクト抵抗の
ばらつきを抑制する効果を奏することができる。
【００３９】さらに、本実施形態によれば、窒化膜１０
５を成長させるときの低温アニールの影響によって、ポ
リシリコン抵抗層１０３の層抵抗およびコンタクト抵抗
のばらつきを低減する効果を有する。
５を成長させるときの低温アニールの影響によって、ポ
リシリコン抵抗層１０３の層抵抗およびコンタクト抵抗
のばらつきを低減する効果を有する。
【００４０】次に、図８から図１４を参照して、第２の
実施形態について説明する。
実施形態について説明する。
【００４１】図８に示すように、半導体基板１００上
に、素子分離領域となるフィールド酸化膜１０１を形成
する。フィールド酸化膜１０１の膜厚は、２５００Å〜
５０００Å程度とする。
に、素子分離領域となるフィールド酸化膜１０１を形成
する。フィールド酸化膜１０１の膜厚は、２５００Å〜
５０００Å程度とする。
【００４２】次に、図９に示すように、素子領域を形成
した後、半導体基板１００およびフィールド酸化膜１０
１の上面に、第１層間絶縁膜１０２を形成する。第１層
間絶縁膜１０２の膜厚は、１０００Å〜２０００Å程度
とする。
した後、半導体基板１００およびフィールド酸化膜１０
１の上面に、第１層間絶縁膜１０２を形成する。第１層
間絶縁膜１０２の膜厚は、１０００Å〜２０００Å程度
とする。
【００４３】次に、図１０に示すように、第１層間絶縁
膜１０２の上面に、ポリシリコン抵抗層１０３となるポ
リシリコンを１５００Å〜３０００Å程度の膜厚で成膜
する。ポリシリコン抵抗層１０３の層抵抗をコントロー
ルするために、ポリシリコン抵抗層１０３にボロンをイ
オン注入によって注入する。
膜１０２の上面に、ポリシリコン抵抗層１０３となるポ
リシリコンを１５００Å〜３０００Å程度の膜厚で成膜
する。ポリシリコン抵抗層１０３の層抵抗をコントロー
ルするために、ポリシリコン抵抗層１０３にボロンをイ
オン注入によって注入する。
【００４４】次に、図１１に示すように、ＰＲ（フォト
レジスト）とプラズマエッチングによって選択的にポリ
シリコン抵抗層１０３を形成する。
レジスト）とプラズマエッチングによって選択的にポリ
シリコン抵抗層１０３を形成する。
【００４５】次に、図１２に示すように、窒化膜１０５
を、ポリシリコン抵抗層１０３および第１層間絶縁膜１
０２の上面に形成する。窒化膜１０５の膜厚は、４０Å
〜２００Å程度とする。窒化膜１０５の成長時には、低
温処理が施される。
を、ポリシリコン抵抗層１０３および第１層間絶縁膜１
０２の上面に形成する。窒化膜１０５の膜厚は、４０Å
〜２００Å程度とする。窒化膜１０５の成長時には、低
温処理が施される。
【００４６】次に、図１３に示すように、窒化膜１０５
の上面に、第２層間絶縁膜（ＢＳＧ膜）１０６を形成す
る。次いで、ＰＲとプラズマエッチングによって、第２
層間絶縁膜１０６および窒化膜１０５に、コンタクトホ
ール１０８を開口する。このコンタクトホール１０８
は、ポリシリコン抵抗層１０３との電気的接続を確保す
るためのものである。このときのエッチング条件は、第
１の実施形態と同様である。
の上面に、第２層間絶縁膜（ＢＳＧ膜）１０６を形成す
る。次いで、ＰＲとプラズマエッチングによって、第２
層間絶縁膜１０６および窒化膜１０５に、コンタクトホ
ール１０８を開口する。このコンタクトホール１０８
は、ポリシリコン抵抗層１０３との電気的接続を確保す
るためのものである。このときのエッチング条件は、第
１の実施形態と同様である。
【００４７】次に、図１４に示すように、コンタクトホ
ール１０８に、第１層配線１０７を成膜してポリシリコ
ン抵抗層１０３との接触をとり、ＰＲとプラズマエッチ
ングにより選択的に第１層配線１０７を形成する。
ール１０８に、第１層配線１０７を成膜してポリシリコ
ン抵抗層１０３との接触をとり、ＰＲとプラズマエッチ
ングにより選択的に第１層配線１０７を形成する。
【００４８】本実施形態によれば、第１の実施形態と同
様に、コンタクトホール１０８の開口をプラズマエッチ
ングによって行う際に、窒化膜１０５の影響によって、
ポリシリコン抵抗層１０３へのオーバーエッチングのダ
メージを抑制することができる。これにより、ポリシリ
コン抵抗層１０３におけるコンタクトホール１０８の開
口部の削れを抑制することができ、ポリシリコン抵抗層
１０３のコンタクト抵抗のばらつきを抑制する効果を奏
することができる。
様に、コンタクトホール１０８の開口をプラズマエッチ
ングによって行う際に、窒化膜１０５の影響によって、
ポリシリコン抵抗層１０３へのオーバーエッチングのダ
メージを抑制することができる。これにより、ポリシリ
コン抵抗層１０３におけるコンタクトホール１０８の開
口部の削れを抑制することができ、ポリシリコン抵抗層
１０３のコンタクト抵抗のばらつきを抑制する効果を奏
することができる。
【００４９】さらに、本実施形態によれば、窒化膜１０
５を成長させるときの低温アニールの影響によって、ポ
リシリコン抵抗層１０３の層抵抗およびコンタクト抵抗
のばらつきを低減する効果を有する。
５を成長させるときの低温アニールの影響によって、ポ
リシリコン抵抗層１０３の層抵抗およびコンタクト抵抗
のばらつきを低減する効果を有する。
【００５０】
【発明の効果】本発明による半導体装置の製造方法によ
れば、基板上に、ポリシリコン抵抗層を形成するステッ
プと、前記ポリシリコン抵抗層の上に第１の絶縁膜を形
成するステップと、前記第１の絶縁膜の上に第２の絶縁
膜を形成するステップと、前記第１の絶縁膜および前記
第２の絶縁膜をエッチングにより開口するステップとを
備え、前記第１の絶縁膜は、前記エッチングを行うとき
のエッチングレートが前記第２の絶縁膜に比べて１／８
以下であるため、前記第１の絶縁膜の影響により、エッ
チングする際のオーバーエッチングによるダメージを抑
制でき、ポリシリコン抵抗層のコンタクト抵抗のばらつ
きを抑制することができる。前記第１の絶縁膜として
は、窒化膜が好ましく、第２の絶縁膜としては、酸化
膜、ＢＳＧ膜およびＢＰＳＧ膜のいずれかであることが
好ましい。
れば、基板上に、ポリシリコン抵抗層を形成するステッ
プと、前記ポリシリコン抵抗層の上に第１の絶縁膜を形
成するステップと、前記第１の絶縁膜の上に第２の絶縁
膜を形成するステップと、前記第１の絶縁膜および前記
第２の絶縁膜をエッチングにより開口するステップとを
備え、前記第１の絶縁膜は、前記エッチングを行うとき
のエッチングレートが前記第２の絶縁膜に比べて１／８
以下であるため、前記第１の絶縁膜の影響により、エッ
チングする際のオーバーエッチングによるダメージを抑
制でき、ポリシリコン抵抗層のコンタクト抵抗のばらつ
きを抑制することができる。前記第１の絶縁膜として
は、窒化膜が好ましく、第２の絶縁膜としては、酸化
膜、ＢＳＧ膜およびＢＰＳＧ膜のいずれかであることが
好ましい。
【図１】図１は、本発明による半導体装置の製造方法の
第１の実施形態の第一の工程を示す断面図である。
第１の実施形態の第一の工程を示す断面図である。
【図２】図２は、第１の実施形態の第二の工程を示す断
面図である。
面図である。
【図３】図３は、第１の実施形態の第三の工程を示す断
面図である。
面図である。
【図４】図４は、第１の実施形態の第四の工程を示す断
面図である。
面図である。
【図５】図５は、第１の実施形態の第五の工程を示す断
面図である。
面図である。
【図６】図６は、第１の実施形態の第六の工程を示す断
面図である。
面図である。
【図７】図７は、第１の実施形態の第七の工程を示す断
面図である。
面図である。
【図８】図８は、第２の実施形態の第一の工程を示す断
面図である。
面図である。
【図９】図９は、第２の実施形態の第二の工程を示す断
面図である。
面図である。
【図１０】図１０は、第２の実施形態の第三の工程を示
す断面図である。
す断面図である。
【図１１】図１１は、第２の実施形態の第四の工程を示
す断面図である。
す断面図である。
【図１２】図１２は、第２の実施形態の第五の工程を示
す断面図である。
す断面図である。
【図１３】図１３は、第２の実施形態の第六の工程を示
す断面図である。
す断面図である。
【図１４】図１４は、第２の実施形態の第七の工程を示
す断面図である。
す断面図である。
【図１５】図１５は、従来一般の製造方法により製造さ
れた半導体装置を示す断面図である。
れた半導体装置を示す断面図である。
１００ 半導体基板 １０１ フィールド酸化膜 １０２ 第１層間絶縁膜 １０３ ポリシリコン抵抗層 １０４ 酸化膜 １０５ 窒化膜 １０６ 第２層間絶縁膜 １０７ 第１層配線 １０８ コンタクトホール
Claims (9)
- 【請求項１】基板上に、ポリシリコン抵抗層を形成する
ステップと、 前記ポリシリコン抵抗層の上に第１の絶
縁膜を形成するステップと、 前記第１の絶縁膜の上に
第２の絶縁膜を形成するステップと、 前記第１の絶縁膜および前記第２の絶縁膜をエッチング
により開口してコンタクトホールを形成するステップと
を備え、前記エッチングは、前記第１の絶縁膜および前記第２の
絶縁膜のエッチング条件が同一なプラズマエッチングで
あって、 前記第１の絶縁膜は、前記エッチングを行う
ときに前記ポリシリコン抵抗層における前記コンタクト
ホールの開口部の削れが抑制されるように前記エッチン
グを行うときのエッチングレートが前記第２の絶縁膜に
比べて１／８以下であることを特徴とする半導体装置の
製造方法。 - 【請求項２】基板上に、ポリシリコン抵抗層を形成する
ステップと、 前記ポリシリコン抵抗層の上に第１の絶
縁膜として窒化膜を形成するステップと、 前記窒化膜
の上に、酸化膜、ＢＳＧ膜およびＢＰＳＧ膜のいずれか
一つである第２の絶縁膜を形成するステップと、 前記窒化膜および前記第２の絶縁膜をエッチングにより
開口してコンタクトホールを形成するステップとを備
え、前記エッチングは、前記第１の絶縁膜および前記第２の
絶縁膜のエッチング条件が同一なプラズマエッチングで
あって、 前記窒化膜は、前記エッチングを行うときに
前記ポリシリコン抵抗層における前記コンタクトホール
の開口部の削れが抑制されるように前記エッチングを行
うときのエッチングレートが前記第２の絶縁膜に比べて
１／８以下であることを特徴とする半導体装置の製造方
法。 - 【請求項３】請求項１または請求項２に記載の半導体装
置の製造方法において、 前記第１の絶縁膜を形成するステップは、低温アニール
工程を備えている半導体装置の製造方法。 - 【請求項４】基板上に、ポリシリコン抵抗層を形成する
ステップと、 前記ポリシリコン抵抗層に直接、不純物をイオン注入す
るステップと、 前記不純物がイオン注入されたポリシリコン抵抗層の上
に、低温アニール処理を施しつつ第１の絶縁膜を形成す
るステップと、 前記第１の絶縁膜の上に第２の絶縁膜を形成するステッ
プと、 前記第１の絶縁膜および前記第２の絶縁膜をエッチング
により開口してコンタクトホールを形成するステップと
を備え、前記エッチングは、前記第１の絶縁膜および前記第２の
絶縁膜のエッチング条件が同一なプラズマエッチングで
あって、 前記第１の絶縁膜は、前記エッチングを行うときに前記
ポリシリコン抵抗層における前記コンタクトホールの開
口部の削れが抑制されるように前記エッチングを行うと
きのエッチングレートが前記第２の絶縁膜に比べて１／
８以下であることを特徴とする半導体装置の製造方法。 - 【請求項５】基板上に、ポリシリコン抵抗層を形成する
ステップと、 前記ポリシリコン抵抗層に直接、不純物をイオン注入す
るステップと、 前記不純物がイオン注入されたポリシリコン抵抗層の上
に、低温アニール処理を施しつつ、窒化膜である第１の
絶縁膜を形成するステップと、 前記第１の絶縁膜の上に、酸化膜、ＢＳＧ膜およびＢＰ
ＳＧ膜のいずれか一つである第２の絶縁膜を形成するス
テップと、 前記第１の絶縁膜および前記第２の絶縁膜をエッチング
により開口してコンタクトホールを形成するステップと
を備え、前記エッチングは、前記第１の絶縁膜および前記第２の
絶縁膜のエッチング条件が同一なプラズマエッチングで
あって、 前記第１の絶縁膜は、前記エッチングを行うときに前記
ポリシリコン抵抗層における前記コンタクトホールの開
口部の削れが抑制されるように前記エッチングを行うと
きのエッチングレートが前記第２の絶縁膜に比べて１／
８以下であることを特徴とする半導体装置の製造方法。 - 【請求項６】請求項１から請求項５のいずれかに記載の
半導体装置の製造方法において、 前記ポリシリコン抵抗層の上に前記第１の絶縁膜を形成
する前に、前記ポリシリコン抵抗層の上に酸化膜を形成
するステップを更に備えたことを特徴とする半導体装置
の製造方法。 - 【請求項７】請求項１から請求項６のいずれかに記載の
半導体装置の製造方法において、 前記第１の絶縁膜を形成するステップでは、該第１の絶
縁膜の膜厚を４０Å〜２００Åに形成する半導体装置の
製造方法。 - 【請求項８】請求項６記載の半導体装置の製造方法にお
いて、 前記酸化膜を形成するステップでは、該酸化膜の膜厚を
２００Å〜１０００Åに形成する半導体装置の製造方
法。 - 【請求項９】請求項１から８のいずれかの請求項に記載
の半導体装置の製造方法において、 前記ポリシリコン抵抗層を形成するステップでは、該ポ
リシリコン抵抗層の膜厚を１５００Å〜３０００Åに形
成する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13975798A JP3214445B2 (ja) | 1998-05-21 | 1998-05-21 | 半導体装置の製造方法 |
| US09/302,454 US6180479B1 (en) | 1998-05-21 | 1999-04-30 | Method of etching to form high tolerance polysilicon resistors |
| KR1019990015990A KR100295868B1 (ko) | 1998-05-21 | 1999-05-04 | 저변화 저항을 갖는 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13975798A JP3214445B2 (ja) | 1998-05-21 | 1998-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330365A JPH11330365A (ja) | 1999-11-30 |
| JP3214445B2 true JP3214445B2 (ja) | 2001-10-02 |
Family
ID=15252687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13975798A Expired - Fee Related JP3214445B2 (ja) | 1998-05-21 | 1998-05-21 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6180479B1 (ja) |
| JP (1) | JP3214445B2 (ja) |
| KR (1) | KR100295868B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102612879B1 (ko) | 2021-11-02 | 2023-12-12 | (주)일로종합건축사사무소 | 미세먼지 저감용 플랜트 파티션 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767540B1 (ko) * | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
| JP5148139B2 (ja) * | 2007-03-12 | 2013-02-20 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR102230298B1 (ko) * | 2014-02-20 | 2021-03-22 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| CN110400791B (zh) | 2018-04-25 | 2021-12-10 | 华为技术有限公司 | 一种多晶硅电阻 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168640A (ja) | 1983-03-15 | 1984-09-22 | Nec Corp | 半導体装置の製造方法 |
| JPS63248157A (ja) | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置の製造方法 |
| US5198688A (en) * | 1989-03-06 | 1993-03-30 | Fuji Electric Co., Ltd. | Semiconductor device provided with a conductivity modulation MISFET |
| JPH05275619A (ja) | 1992-03-24 | 1993-10-22 | Sony Corp | 半導体装置の製造方法 |
| DE4244771C2 (de) * | 1992-05-20 | 1996-05-30 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit Polysiliziumwiderstandsschichten |
| JP2748070B2 (ja) * | 1992-05-20 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2750992B2 (ja) * | 1992-08-12 | 1998-05-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3272442B2 (ja) | 1993-02-19 | 2002-04-08 | 住友金属工業株式会社 | 半導体装置の製造方法 |
| JP2727910B2 (ja) * | 1993-04-09 | 1998-03-18 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH0955381A (ja) | 1995-08-11 | 1997-02-25 | S I I R D Center:Kk | 半導体集積回路の製造方法 |
| JP2825074B2 (ja) | 1995-10-25 | 1998-11-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09129595A (ja) | 1995-10-26 | 1997-05-16 | Applied Materials Inc | プラズマエッチング方法 |
| JP2798043B2 (ja) | 1996-02-28 | 1998-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3547955B2 (ja) * | 1997-10-16 | 2004-07-28 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1998
- 1998-05-21 JP JP13975798A patent/JP3214445B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-30 US US09/302,454 patent/US6180479B1/en not_active Expired - Lifetime
- 1999-05-04 KR KR1019990015990A patent/KR100295868B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102612879B1 (ko) | 2021-11-02 | 2023-12-12 | (주)일로종합건축사사무소 | 미세먼지 저감용 플랜트 파티션 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990088042A (ko) | 1999-12-27 |
| US6180479B1 (en) | 2001-01-30 |
| KR100295868B1 (ko) | 2001-07-12 |
| JPH11330365A (ja) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5783475A (en) | Method of forming a spacer | |
| US6013569A (en) | One step salicide process without bridging | |
| US5915197A (en) | Fabrication process for semiconductor device | |
| JPH01133368A (ja) | ポリシリコン・ゲートｆｅｔの形成方法 | |
| US8058695B2 (en) | Semiconductor device | |
| JPH0620079B2 (ja) | 高融点金属シリサイド層を形成する方法 | |
| US6339245B1 (en) | Nitride overhang structure for the silicidation of transistor electrodes with shallow junctions | |
| JP3426170B2 (ja) | 半導体装置の製造方法 | |
| US5286678A (en) | Single step salicidation process | |
| JP3214445B2 (ja) | 半導体装置の製造方法 | |
| US6291890B1 (en) | Semiconductor device having a silicide structure | |
| JP3252397B2 (ja) | 配線形成方法 | |
| JPH03248534A (ja) | 半導体素子の製造方法 | |
| JP2623659B2 (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JPH11289087A (ja) | 半導体装置及びその製造方法 | |
| US6495438B1 (en) | Titanium polycide gate electrode and method of forming a titanium polycide gate electrode of a semiconductor device | |
| JPH0562967A (ja) | 半導体装置の製造方法 | |
| JP3360835B2 (ja) | 配線形成方法 | |
| JP3065395B2 (ja) | 半導体素子の製造方法 | |
| JPH11288923A (ja) | トレンチの形成方法およびそれを用いる半導体装置の製造方法 | |
| JPH1174507A (ja) | 半導体装置の製造方法 | |
| JPH11177084A (ja) | 半導体装置およびその製造方法 | |
| JP2819918B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH10135453A (ja) | 半導体装置及びその製造方法 | |
| JP3435943B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010122 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010626 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070727 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |