JPH05275619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05275619A JPH05275619A JP9880292A JP9880292A JPH05275619A JP H05275619 A JPH05275619 A JP H05275619A JP 9880292 A JP9880292 A JP 9880292A JP 9880292 A JP9880292 A JP 9880292A JP H05275619 A JPH05275619 A JP H05275619A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- film
- impurities
- polysilicon
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 薄膜ポリシリコン抵抗を有する半導体装置の
製法において、アニール時にポリシリコン層が酸化され
て薄膜ポリシリコン抵抗の抵抗値が変動することを防止
する。 【構成】 ポリシリコン層３上をナイトライド膜８でマ
スクした状態で該ポリシリコン層３に該ナイトライド膜
８越しに不純物をイオン打込みをし、その後、この不純
物の活性化のためのアニールをする。
製法において、アニール時にポリシリコン層が酸化され
て薄膜ポリシリコン抵抗の抵抗値が変動することを防止
する。 【構成】 ポリシリコン層３上をナイトライド膜８でマ
スクした状態で該ポリシリコン層３に該ナイトライド膜
８越しに不純物をイオン打込みをし、その後、この不純
物の活性化のためのアニールをする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に薄膜ポリシリコン抵抗を有する半導体装置の製
造方法に関する。
法、特に薄膜ポリシリコン抵抗を有する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ回路内の抵抗としては、プ
ロセスの簡単化の面から例えばｎ型等の半導体基板中に
それと逆導電型の不純物を拡散することにより形成した
拡散抵抗が多く用いられてきた。しかし、近年、半導体
基板の絶縁膜上にポリシリコン層を設け、これを抵抗と
した薄膜ポリシリコン抵抗がＬＳＩ中の抵抗として用い
られる傾向が強くなりつつある。
ロセスの簡単化の面から例えばｎ型等の半導体基板中に
それと逆導電型の不純物を拡散することにより形成した
拡散抵抗が多く用いられてきた。しかし、近年、半導体
基板の絶縁膜上にポリシリコン層を設け、これを抵抗と
した薄膜ポリシリコン抵抗がＬＳＩ中の抵抗として用い
られる傾向が強くなりつつある。
【０００３】その理由は、第１に薄膜ポリシリコン抵抗
の方が拡散抵抗に比して抵抗値の温度依存性が小さいこ
と、第２にセルフバイアス効果やバックバイアス効果が
ないことにある。図６（Ａ）乃至（Ｈ）は薄膜ポリシリ
コン抵抗の製造方法の従来例を工程順に示す断面図であ
る。先ず、同図（Ａ）に示すように半導体基板１上に絶
縁膜（下地絶縁膜）２を形成した後、同図（Ｂ）に示す
ように絶縁膜２上にポリシリコン層（厚さ５００〜２０
００オングストローム）３をＣＶＤにより形成し、次
に、同図（Ｃ）に示すようにポリシリコン層３に不純
物、例えばボロンＢをイオン打込みし、所望の抵抗値
（例えば面抵抗１〜５ｋΩ／□）が得られるようにす
る。
の方が拡散抵抗に比して抵抗値の温度依存性が小さいこ
と、第２にセルフバイアス効果やバックバイアス効果が
ないことにある。図６（Ａ）乃至（Ｈ）は薄膜ポリシリ
コン抵抗の製造方法の従来例を工程順に示す断面図であ
る。先ず、同図（Ａ）に示すように半導体基板１上に絶
縁膜（下地絶縁膜）２を形成した後、同図（Ｂ）に示す
ように絶縁膜２上にポリシリコン層（厚さ５００〜２０
００オングストローム）３をＣＶＤにより形成し、次
に、同図（Ｃ）に示すようにポリシリコン層３に不純
物、例えばボロンＢをイオン打込みし、所望の抵抗値
（例えば面抵抗１〜５ｋΩ／□）が得られるようにす
る。
【０００４】次に、同図（Ｄ）に示すように、レジスト
膜４でポリシリコン層３を電極となる部分を除きマスク
した状態でイオン打込みすることによりポリシリコン層
３の電極となる部分の不純物濃度を高くする。その後、
レジスト膜４を除去し、しかる後、同図（Ｅ）に示すよ
うに、ポリシリコン層パターニング用のマスクとするレ
ジスト膜５を形成し、該レジスト膜５をマスクとしてポ
リシリコン層３を選択的にエッチングすることによりパ
ターニングする。その後、レジスト膜５を除去（例え
ば、プラズマアッシグ及びＨ2 ＳＯ4 を用いた加水洗浄
することにより行う）し、次いで同図（Ｆ）に示すよう
に、層間絶縁膜（ＳｉＯ2 ）６をＣＶＤにより形成し、
その後、同図（Ｇ）に示すように、Ｎ2 雰囲気での加熱
処理（温度１０００℃）によりアニールする。その後、
同図（Ｈ）に示すように、層間絶縁膜６の選択的エッチ
ングによりコンタクトホール７、７を形成する。その後
は、図示しないが電極を形成する。
膜４でポリシリコン層３を電極となる部分を除きマスク
した状態でイオン打込みすることによりポリシリコン層
３の電極となる部分の不純物濃度を高くする。その後、
レジスト膜４を除去し、しかる後、同図（Ｅ）に示すよ
うに、ポリシリコン層パターニング用のマスクとするレ
ジスト膜５を形成し、該レジスト膜５をマスクとしてポ
リシリコン層３を選択的にエッチングすることによりパ
ターニングする。その後、レジスト膜５を除去（例え
ば、プラズマアッシグ及びＨ2 ＳＯ4 を用いた加水洗浄
することにより行う）し、次いで同図（Ｆ）に示すよう
に、層間絶縁膜（ＳｉＯ2 ）６をＣＶＤにより形成し、
その後、同図（Ｇ）に示すように、Ｎ2 雰囲気での加熱
処理（温度１０００℃）によりアニールする。その後、
同図（Ｈ）に示すように、層間絶縁膜６の選択的エッチ
ングによりコンタクトホール７、７を形成する。その後
は、図示しないが電極を形成する。
【０００５】
【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法によれば、薄膜ポリシリコン抵抗の抵
抗値のバラツキが大きい（±２０％）という問題があっ
た。そこで、その原因を追究したところ、図６（Ｇ）に
示すＮ2 アニールの際に微量でも酸素ガスＯ2 の巻き込
みがあると酸素ガスＯ2 が表面の絶縁膜６を介してポリ
シリコン層３に達し、更にグレインに沿って侵入して酸
化し、シート抵抗値の変動をもたらすことが判明した。
体装置の製造方法によれば、薄膜ポリシリコン抵抗の抵
抗値のバラツキが大きい（±２０％）という問題があっ
た。そこで、その原因を追究したところ、図６（Ｇ）に
示すＮ2 アニールの際に微量でも酸素ガスＯ2 の巻き込
みがあると酸素ガスＯ2 が表面の絶縁膜６を介してポリ
シリコン層３に達し、更にグレインに沿って侵入して酸
化し、シート抵抗値の変動をもたらすことが判明した。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、アニール時にポリシリコン層が酸化
されて薄膜ポリシリコン抵抗の抵抗値が変動することを
防止することを目的とする。
されたものであり、アニール時にポリシリコン層が酸化
されて薄膜ポリシリコン抵抗の抵抗値が変動することを
防止することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、薄膜ポリシリコン抵抗となるポリシリコン
層上をナイトライド膜でマスクした状態で該ポリシリコ
ン層に該ナイトライド膜越しに不純物をイオン打込みを
し、その後、該不純物の活性化のためのアニールをする
ことを特徴とするものである。請求項２の半導体装置の
製造方法は、ポリシリコン層をＣＶＤにより全面的に形
成し、該ポリシリコン層を選択的エッチングによりパタ
ーニングし、該ポリシリコン層を覆うナイトライド膜を
ＣＶＤにより形成し、該ナイトライド膜越しに上記ポリ
シリコン層に不純物をイオン打込みし、その後、該不純
物の活性化のためのアニールをすることを特徴とするも
のである。
製造方法は、薄膜ポリシリコン抵抗となるポリシリコン
層上をナイトライド膜でマスクした状態で該ポリシリコ
ン層に該ナイトライド膜越しに不純物をイオン打込みを
し、その後、該不純物の活性化のためのアニールをする
ことを特徴とするものである。請求項２の半導体装置の
製造方法は、ポリシリコン層をＣＶＤにより全面的に形
成し、該ポリシリコン層を選択的エッチングによりパタ
ーニングし、該ポリシリコン層を覆うナイトライド膜を
ＣＶＤにより形成し、該ナイトライド膜越しに上記ポリ
シリコン層に不純物をイオン打込みし、その後、該不純
物の活性化のためのアニールをすることを特徴とするも
のである。
【０００８】
【作用】請求項１の半導体装置の製造方法によれば、ア
ニール時にポリシリコン層上に耐酸化性を有しシリコン
酸化膜に比較して膜質が緻密なナイトライド膜が形成さ
れているので、ポリシリコン層への酸素Ｏ2 の侵入をナ
イトライド膜によって防止することができる。従って、
ポリシリコン層の酸化を防止し、延いては酸化による抵
抗値の変動を防止することができる。請求項２の半導体
装置の製造方法によれば、ポリシリコン層のパターニン
グ後にナイトライド膜を形成するので、パターニングさ
れたポリシリコン層の上面のみならず側面までがナイト
ライド膜によって覆われた状態にでき、その状態でアニ
ールするので、ポリシリコン層の上面及び側面に酸素が
侵入するのをナイトライド膜によって有効に防止するこ
とができる。依って、より有効にポリシリコン層の酸化
を防止し、延いては酸化による抵抗値の変動をより小さ
くすることができる。
ニール時にポリシリコン層上に耐酸化性を有しシリコン
酸化膜に比較して膜質が緻密なナイトライド膜が形成さ
れているので、ポリシリコン層への酸素Ｏ2 の侵入をナ
イトライド膜によって防止することができる。従って、
ポリシリコン層の酸化を防止し、延いては酸化による抵
抗値の変動を防止することができる。請求項２の半導体
装置の製造方法によれば、ポリシリコン層のパターニン
グ後にナイトライド膜を形成するので、パターニングさ
れたポリシリコン層の上面のみならず側面までがナイト
ライド膜によって覆われた状態にでき、その状態でアニ
ールするので、ポリシリコン層の上面及び側面に酸素が
侵入するのをナイトライド膜によって有効に防止するこ
とができる。依って、より有効にポリシリコン層の酸化
を防止し、延いては酸化による抵抗値の変動をより小さ
くすることができる。
【０００９】
【実施例】以下、本発明半導体装置の製造方法を図示実
施例に従って詳細に説明する。図１（Ａ）乃至（Ｉ）は
本発明半導体装置の製造方法の一つの実施例を工程順に
示す断面図である。 （Ａ）図１（Ａ）に示すように、半導体基板１の表面に
薄膜ポリシリコン抵抗の下地となるＳｉＯ2 からなる絶
縁膜２を例えばＣＶＤあるいは熱酸化により形成する。 （Ｂ）次に、同図（Ｂ）に示すように薄膜ポリシリコン
抵抗となるポリシリコン層（厚さ１００〜３００ｎｍ）
３をＣＶＤにより形成する。ＣＶＤ温度は例えば６００
〜７５０℃である。
施例に従って詳細に説明する。図１（Ａ）乃至（Ｉ）は
本発明半導体装置の製造方法の一つの実施例を工程順に
示す断面図である。 （Ａ）図１（Ａ）に示すように、半導体基板１の表面に
薄膜ポリシリコン抵抗の下地となるＳｉＯ2 からなる絶
縁膜２を例えばＣＶＤあるいは熱酸化により形成する。 （Ｂ）次に、同図（Ｂ）に示すように薄膜ポリシリコン
抵抗となるポリシリコン層（厚さ１００〜３００ｎｍ）
３をＣＶＤにより形成する。ＣＶＤ温度は例えば６００
〜７５０℃である。
【００１０】（Ｃ）次に、ポリシリコン層３上にレジス
ト膜５を選択的に形成し、同図（Ｃ）に示すように、ポ
リシリコン層３を該レジスト膜５をマスクとしてエッチ
ング（ＲＩＥ）することによりパターニングする。この
パターンは例えば図２に示すとおりである。 （Ｄ）その後、レジスト膜５を除去し、しかる後、図２
（Ｄ）に示すようにナイトライド膜８を形成する。この
ナイトライド膜８の形成は、減圧ＣＶＤ（処理温度例え
ば５５０〜９００℃）により行う。反応ガスとして供給
するのは、例えばＳｉＮ4 −ＮＨ3 −Ｈ2 の如き混合ガ
スである。
ト膜５を選択的に形成し、同図（Ｃ）に示すように、ポ
リシリコン層３を該レジスト膜５をマスクとしてエッチ
ング（ＲＩＥ）することによりパターニングする。この
パターンは例えば図２に示すとおりである。 （Ｄ）その後、レジスト膜５を除去し、しかる後、図２
（Ｄ）に示すようにナイトライド膜８を形成する。この
ナイトライド膜８の形成は、減圧ＣＶＤ（処理温度例え
ば５５０〜９００℃）により行う。反応ガスとして供給
するのは、例えばＳｉＮ4 −ＮＨ3 −Ｈ2 の如き混合ガ
スである。
【００１１】（Ｅ）次に、図２（Ｅ）に示すように、ナ
イトライド膜８越しに不純物、例えばボロンＢをポリシ
リコン層３にイオン打込みする。イオン打込み量（ドー
ズ量）は例えば〜１０14／ｃｍ2 程度であり、例えば１
〜５Ω／□のシート抵抗を得る。 （Ｆ）次に、図２（Ｆ）に示すように、ナイトライド膜
８上においてポリシリコン層３の電極形成部以外の領域
を、選択的に形成したレジスト膜４でマスクし、その状
態でボロンＢをイオン打込みする。これは電極のコンタ
クト抵抗の低減を図るために行う。
イトライド膜８越しに不純物、例えばボロンＢをポリシ
リコン層３にイオン打込みする。イオン打込み量（ドー
ズ量）は例えば〜１０14／ｃｍ2 程度であり、例えば１
〜５Ω／□のシート抵抗を得る。 （Ｆ）次に、図２（Ｆ）に示すように、ナイトライド膜
８上においてポリシリコン層３の電極形成部以外の領域
を、選択的に形成したレジスト膜４でマスクし、その状
態でボロンＢをイオン打込みする。これは電極のコンタ
クト抵抗の低減を図るために行う。
【００１２】（Ｇ）次に、レジスト膜４を除去し、その
後、図１（Ｇ）に示すように、ＣＶＤによりＳｉＯ2 か
らなる層間絶縁膜６を形成する。 （Ｈ）その後、ポリシリコン層３中の不純物（本実施例
においてはボロン）を活性化するために、図１（Ｈ）に
示すようにＮ2 雰囲気でのアニールを行う。処理温度は
例えば１０００℃（８５０〜１２００℃が良い。）、処
理時間は例えば３０分である。尚、バイポーラＩＣを製
造する場合にはこのポリシリコン層３中の不純物の活性
化と、エミッタの不純物の活性化を同じアニール工程に
より行うことができる。
後、図１（Ｇ）に示すように、ＣＶＤによりＳｉＯ2 か
らなる層間絶縁膜６を形成する。 （Ｈ）その後、ポリシリコン層３中の不純物（本実施例
においてはボロン）を活性化するために、図１（Ｈ）に
示すようにＮ2 雰囲気でのアニールを行う。処理温度は
例えば１０００℃（８５０〜１２００℃が良い。）、処
理時間は例えば３０分である。尚、バイポーラＩＣを製
造する場合にはこのポリシリコン層３中の不純物の活性
化と、エミッタの不純物の活性化を同じアニール工程に
より行うことができる。
【００１３】（Ｉ）その後、図１（Ｉ）に示すように、
電極取り出し用のコンタクトホール７、７を層間絶縁膜
６、ナイトライド膜８に形成する。しかる後、図示しな
いが例えばアルミニウムからなる電極を形成する。
電極取り出し用のコンタクトホール７、７を層間絶縁膜
６、ナイトライド膜８に形成する。しかる後、図示しな
いが例えばアルミニウムからなる電極を形成する。
【００１４】このような半導体装置の製造方法によれ
ば、ポリシリコン層３を形成し、更にこれをパターニン
グした後、もともと耐酸化性を有しシリコン酸化膜に比
較して緻密な材質を有するナイトライド膜８で覆った
後、ポリシリコン層３への不純物ドーピングを行い、そ
の活性化のアニールを行うので、アニール時にはポリシ
リコン層３の上面及び側面がナイトライド膜８により完
全に覆われた状態になっている。
ば、ポリシリコン層３を形成し、更にこれをパターニン
グした後、もともと耐酸化性を有しシリコン酸化膜に比
較して緻密な材質を有するナイトライド膜８で覆った
後、ポリシリコン層３への不純物ドーピングを行い、そ
の活性化のアニールを行うので、アニール時にはポリシ
リコン層３の上面及び側面がナイトライド膜８により完
全に覆われた状態になっている。
【００１５】従って、アニール時にＮ2 雰囲気中に酸素
ガスＯ2 が多少巻き込まれたとしても、ポリシリコン層
３の上面及び側面がナイトライド膜８により完全に覆わ
れた状態になっているので、ポリシリコン層３への酸素
ガスＯ2 の侵入を阻むことができる。依って、巻き込み
によりポリシリコン層３が酸化されてその抵抗値が変わ
ることを防止することができる。
ガスＯ2 が多少巻き込まれたとしても、ポリシリコン層
３の上面及び側面がナイトライド膜８により完全に覆わ
れた状態になっているので、ポリシリコン層３への酸素
ガスＯ2 の侵入を阻むことができる。依って、巻き込み
によりポリシリコン層３が酸化されてその抵抗値が変わ
ることを防止することができる。
【００１６】また、本半導体装置の製造方法によれば、
不純物のイオン打込み後においてポリシリコン層３表面
が露出した状態でレジスト形成、レジスト除去を行わな
い。即ち、レジスト形成、レジスト除去は不純物（導電
性不純物ではなく汚染物という意味での不純物）コンタ
ミネーションの原因となり、それによっても抵抗値が微
妙に変動し得るが、しかし、イオン打込みの前の段階で
ポリシリコン層３の上面、側面がナイトライド膜８によ
りマスクされているので、そのようなコンタミネーショ
ンを防止することができ、その点でも抵抗値の変動をよ
り小さくすることができる。
不純物のイオン打込み後においてポリシリコン層３表面
が露出した状態でレジスト形成、レジスト除去を行わな
い。即ち、レジスト形成、レジスト除去は不純物（導電
性不純物ではなく汚染物という意味での不純物）コンタ
ミネーションの原因となり、それによっても抵抗値が微
妙に変動し得るが、しかし、イオン打込みの前の段階で
ポリシリコン層３の上面、側面がナイトライド膜８によ
りマスクされているので、そのようなコンタミネーショ
ンを防止することができ、その点でも抵抗値の変動をよ
り小さくすることができる。
【００１７】また、活性化アニールの状態ではポリシリ
コン層３は下地である絶縁膜２からだけでなく、ポリシ
リコン層３上を覆うナイトライド膜８からもグレイン成
長が生じるので、ポリシリコンのグレインサイズは徒ら
に大きくなる可能性が少なくなる。従って、グレインサ
イズのバラツキによって生じる抵抗値のバラツキは小さ
くて済む。また、緻密なナイトライド膜８がポリシリコ
ン層３を完全に覆っているので、ポリシリコン層３のグ
レイン成長を抑制する働きを持つ。その結果としてもグ
レインサイズが徒らに大きくなることが制約される。こ
れも抵抗値のバラツキを小さくする要素となる。
コン層３は下地である絶縁膜２からだけでなく、ポリシ
リコン層３上を覆うナイトライド膜８からもグレイン成
長が生じるので、ポリシリコンのグレインサイズは徒ら
に大きくなる可能性が少なくなる。従って、グレインサ
イズのバラツキによって生じる抵抗値のバラツキは小さ
くて済む。また、緻密なナイトライド膜８がポリシリコ
ン層３を完全に覆っているので、ポリシリコン層３のグ
レイン成長を抑制する働きを持つ。その結果としてもグ
レインサイズが徒らに大きくなることが制約される。こ
れも抵抗値のバラツキを小さくする要素となる。
【００１８】尚、図２は形成された薄膜ポリシリコン抵
抗の平面図である。同図において、９は図１では図示し
なかったアルミニウム電極である。ところで、薄膜ポリ
シリコン抵抗の抵抗値は薄膜ポリシリコン抵抗となるポ
リシリコン層３の形状、大きさ、厚さが同じならば、ポ
リシリコン層３に打込まれた不純物の濃度によって決ま
るが、それは、イオン打込み量とイオン打込みエネルギ
ーとによって決まる。即ち、イオン打込み量（ドーズ
量）が同じでもイオン打込みエネルギーが異なるとポリ
シリコン層３中に入る不純物の総量が異なり、延いては
薄膜ポリシリコン抵抗の抵抗値が異なる。図３はイオン
打込み量（ドーズ量）が同じでもイオン打込みエネルギ
ーが異なるとポリシリコン層３中に入る不純物の総量が
異なることを示す不純物濃度プロファイルである。
抗の平面図である。同図において、９は図１では図示し
なかったアルミニウム電極である。ところで、薄膜ポリ
シリコン抵抗の抵抗値は薄膜ポリシリコン抵抗となるポ
リシリコン層３の形状、大きさ、厚さが同じならば、ポ
リシリコン層３に打込まれた不純物の濃度によって決ま
るが、それは、イオン打込み量とイオン打込みエネルギ
ーとによって決まる。即ち、イオン打込み量（ドーズ
量）が同じでもイオン打込みエネルギーが異なるとポリ
シリコン層３中に入る不純物の総量が異なり、延いては
薄膜ポリシリコン抵抗の抵抗値が異なる。図３はイオン
打込み量（ドーズ量）が同じでもイオン打込みエネルギ
ーが異なるとポリシリコン層３中に入る不純物の総量が
異なることを示す不純物濃度プロファイルである。
【００１９】図４（Ａ）乃至（Ｃ）は本発明半導体装置
の製造方法の第２の実施例の要部を工程順に示す断面図
である。本半導体装置の製造方法は、ポリシリコン層３
のＣＶＤ及びナイトライド膜８のＣＶＤＥ終了後不純物
のイオン打込みをし、その後、ナイトライド膜８及びポ
リシリコン層３をパターニングし、その後、アニールす
るものである。具体的に説明すると次のとおりである。
の製造方法の第２の実施例の要部を工程順に示す断面図
である。本半導体装置の製造方法は、ポリシリコン層３
のＣＶＤ及びナイトライド膜８のＣＶＤＥ終了後不純物
のイオン打込みをし、その後、ナイトライド膜８及びポ
リシリコン層３をパターニングし、その後、アニールす
るものである。具体的に説明すると次のとおりである。
【００２０】（Ａ）基板１上の下地絶縁膜２の上にポリ
シリコン層３をＣＶＤにより形成した後、ナイトライド
膜８をＣＶＤにより形成し、そして、図４（Ａ）に示す
ようにナイトライド膜８越しにポリシリコン層３に不純
物をイオン打込みする。 （Ｂ）次に、図４（Ｂ）に示すように、選択的に形成さ
れたレジスト膜５をマスクとしてナイトライド膜８及び
ポリシリコン層３をエッチングすることによりポリシリ
コン層３のパターニングを行う。 （Ｃ）その後、図４（Ｃ）に示すように層間絶縁膜６を
形成した状態で活性化のためのアニールを行う。
シリコン層３をＣＶＤにより形成した後、ナイトライド
膜８をＣＶＤにより形成し、そして、図４（Ａ）に示す
ようにナイトライド膜８越しにポリシリコン層３に不純
物をイオン打込みする。 （Ｂ）次に、図４（Ｂ）に示すように、選択的に形成さ
れたレジスト膜５をマスクとしてナイトライド膜８及び
ポリシリコン層３をエッチングすることによりポリシリ
コン層３のパターニングを行う。 （Ｃ）その後、図４（Ｃ）に示すように層間絶縁膜６を
形成した状態で活性化のためのアニールを行う。
【００２１】本半導体装置の製造方法によっても図１に
示す半導体装置の製造方法の場合と同様の効果を奏す
る。ただ、パターニングされたポリシリコン層３の側面
がナイトライド膜８によっては覆われていない状態でア
ニールされるので、ポリシリコン層３側面が巻き込み酸
素Ｏ2 によって酸化される虞れがあり、酸化防止効果は
図１に示す半導体装置の製造方法の場合程は完璧ではな
いといえる。
示す半導体装置の製造方法の場合と同様の効果を奏す
る。ただ、パターニングされたポリシリコン層３の側面
がナイトライド膜８によっては覆われていない状態でア
ニールされるので、ポリシリコン層３側面が巻き込み酸
素Ｏ2 によって酸化される虞れがあり、酸化防止効果は
図１に示す半導体装置の製造方法の場合程は完璧ではな
いといえる。
【００２２】図５（Ａ）、（Ｂ）は本発明半導体装置の
製造方法の第３の実施例の要部を工程順に示す断面図で
ある。本実施例はポリシリコン層３の不純物の活性化の
ためのアニール後にポリシリコン層３のパターニングを
行うものである。具体的に説明すると次のとおりであ
る。
製造方法の第３の実施例の要部を工程順に示す断面図で
ある。本実施例はポリシリコン層３の不純物の活性化の
ためのアニール後にポリシリコン層３のパターニングを
行うものである。具体的に説明すると次のとおりであ
る。
【００２３】（Ａ）下地絶縁膜２上にＣＶＤによりポリ
シリコン層３を形成し、該ポリシリコン層３上にナイト
ライド膜８をＣＶＤにより形成し、その後、ポリシリコ
ン層３への不純物のイオン打込みをし、しかる後、図５
（Ａ）に示すように不純物活性化のためのアニールを行
う。 （Ｂ）次いで、図５（Ｂ）に示すように、選択的に形成
したレジスト膜５をマスクとするナイトライド膜８及び
ポリシリコン層３に対するＲＩＥによりポリシリコン層
３のパターニングをする。本半導体装置の製造方法によ
っても図１に示す半導体装置の製造方法の場合と同様の
効果を奏する。
シリコン層３を形成し、該ポリシリコン層３上にナイト
ライド膜８をＣＶＤにより形成し、その後、ポリシリコ
ン層３への不純物のイオン打込みをし、しかる後、図５
（Ａ）に示すように不純物活性化のためのアニールを行
う。 （Ｂ）次いで、図５（Ｂ）に示すように、選択的に形成
したレジスト膜５をマスクとするナイトライド膜８及び
ポリシリコン層３に対するＲＩＥによりポリシリコン層
３のパターニングをする。本半導体装置の製造方法によ
っても図１に示す半導体装置の製造方法の場合と同様の
効果を奏する。
【００２４】尚、上記各実施例においてはポリシリコン
層３のＲＩＥによるパターニングを行っていた。しかし
ながら、必ずしもそのようにすることは不可欠ではな
く、ナイトライド膜８越しにポリシリコン層３への不純
物を選択的に導入する工程を増やすことにより、例えば
ｎ型領域中に選択的にｐ型領域を形成し、該ｐ型領域に
より薄膜ポリシリコン抵抗を形成するようにしても良
い。勿論、その逆に、ポリシリコン層３のｐ型領域中に
選択的にｎ型領域を形成し、該ｐ型領域により薄膜ポリ
シリコン抵抗を形成するようにしても良いことはいうま
でもない。このように、本発明半導体装置の製造方法は
種々の態様で実施することができる。
層３のＲＩＥによるパターニングを行っていた。しかし
ながら、必ずしもそのようにすることは不可欠ではな
く、ナイトライド膜８越しにポリシリコン層３への不純
物を選択的に導入する工程を増やすことにより、例えば
ｎ型領域中に選択的にｐ型領域を形成し、該ｐ型領域に
より薄膜ポリシリコン抵抗を形成するようにしても良
い。勿論、その逆に、ポリシリコン層３のｐ型領域中に
選択的にｎ型領域を形成し、該ｐ型領域により薄膜ポリ
シリコン抵抗を形成するようにしても良いことはいうま
でもない。このように、本発明半導体装置の製造方法は
種々の態様で実施することができる。
【００２５】
【発明の効果】請求項１の半導体装置の製造方法は、下
地となる絶縁膜上に形成された薄膜ポリシリコン抵抗と
なるポリシリコン層上をナイトライド膜でマスクした状
態で該ポリシリコン層に該ナイトライド膜越しに不純物
をイオン打込みをし、その後、該不純物の活性化のため
のアニールをすることを特徴とするものである。従っ
て、請求項１の半導体装置の製造方法によれば、アニー
ル時にポリシリコン層上に耐酸化性を有し膜質が緻密な
ナイトライド膜が形成されているので、ポリシリコン層
への酸素Ｏ2 の侵入をナイトライド膜によって抑止する
ことができる。従って、ポリシリコン層の酸化を防止
し、延いては酸化による抵抗値の変動を防止することが
できる。
地となる絶縁膜上に形成された薄膜ポリシリコン抵抗と
なるポリシリコン層上をナイトライド膜でマスクした状
態で該ポリシリコン層に該ナイトライド膜越しに不純物
をイオン打込みをし、その後、該不純物の活性化のため
のアニールをすることを特徴とするものである。従っ
て、請求項１の半導体装置の製造方法によれば、アニー
ル時にポリシリコン層上に耐酸化性を有し膜質が緻密な
ナイトライド膜が形成されているので、ポリシリコン層
への酸素Ｏ2 の侵入をナイトライド膜によって抑止する
ことができる。従って、ポリシリコン層の酸化を防止
し、延いては酸化による抵抗値の変動を防止することが
できる。
【００２６】請求項２の半導体装置の製造方法は、下地
となる絶縁膜上に形成された薄膜ポリシリコン抵抗とな
るポリシリコン層をＣＶＤにより全面的に形成し、該ポ
リシリコン層を選択的エッチングによりパターニング
し、パターニングされた上記ポリシリコン層を覆うナイ
トライド膜をＣＶＤにより形成し、該ナイトライド膜越
しに上記ポリシリコン層に不純物をイオン打込みし、そ
の後、該不純物の活性化のためのアニールをすることを
特徴とするものである。従って、請求項２の半導体装置
の製造方法によれば、ポリシリコン層のパターニング後
にナイトライド膜を形成するので、パターニングされた
ポリシリコン層の上面のみならず側面がナイトライド膜
によって覆われた状態にでき、その状態でアニールする
ので、ポリシリコン層の上面及び側面に酸素が侵入する
のをナイトライド膜によって有効に防止することがで
き、より有効にポリシリコン層の酸化を防止し、延いて
は酸化による抵抗値の変動を防止することができる。
となる絶縁膜上に形成された薄膜ポリシリコン抵抗とな
るポリシリコン層をＣＶＤにより全面的に形成し、該ポ
リシリコン層を選択的エッチングによりパターニング
し、パターニングされた上記ポリシリコン層を覆うナイ
トライド膜をＣＶＤにより形成し、該ナイトライド膜越
しに上記ポリシリコン層に不純物をイオン打込みし、そ
の後、該不純物の活性化のためのアニールをすることを
特徴とするものである。従って、請求項２の半導体装置
の製造方法によれば、ポリシリコン層のパターニング後
にナイトライド膜を形成するので、パターニングされた
ポリシリコン層の上面のみならず側面がナイトライド膜
によって覆われた状態にでき、その状態でアニールする
ので、ポリシリコン層の上面及び側面に酸素が侵入する
のをナイトライド膜によって有効に防止することがで
き、より有効にポリシリコン層の酸化を防止し、延いて
は酸化による抵抗値の変動を防止することができる。
【図１】（Ａ）乃至（Ｉ）は本発明半導体装置の製造方
法の第１の実施例を工程順に示す断面図である。
法の第１の実施例を工程順に示す断面図である。
【図２】形成された薄膜ポリシリコン抵抗の平面図であ
る。
る。
【図３】不純物をイオン打込みした場合の不純物濃度分
布プロファイル図である。
布プロファイル図である。
【図４】（Ａ）乃至（Ｃ）は本発明半導体装置の製造方
法の第２の実施例の要部を示す断面図である。
法の第２の実施例の要部を示す断面図である。
【図５】（Ａ）、（Ｂ）は本発明半導体装置の製造方法
の第３の実施例の要部を示す断面図である。
の第３の実施例の要部を示す断面図である。
【図６】（Ａ）乃至（Ｈ）は従来例を工程順に示す断面
図である。
図である。
【符号の説明】 １ 半導体基板 ２ 下地絶縁膜 ３ ポリシリコン層 ８ ナイトライド膜
Claims (2)
- 【請求項１】 下地となる絶縁膜上に形成された薄膜ポ
リシリコン抵抗となるポリシリコン層上をナイトライド
膜でマスクした状態で該ポリシリコン層に該ナイトライ
ド膜越しに不純物をイオン打込みし、 その後、上記不純物の活性化のためのアニールをするこ
とを特徴とする半導体装置の製造方法 - 【請求項２】 下地となる絶縁膜上に形成された薄膜ポ
リシリコン抵抗となるポリシリコン層をＣＶＤにより全
面的に形成し、 上記ポリシリコン層を選択的エッチングによりパターニ
ングし、 パターニングされた上記ポリシリコン層を覆うナイトラ
イド膜をＣＶＤにより形成し、 上記ナイトライド膜越しに上記ポリシリコン層に不純物
をイオン打込みし、 その後、上記不純物の活性化のためのアニールをするこ
とを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880292A JPH05275619A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9880292A JPH05275619A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275619A true JPH05275619A (ja) | 1993-10-22 |
Family
ID=14229482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9880292A Pending JPH05275619A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275619A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
| US7112535B2 (en) | 2003-09-30 | 2006-09-26 | International Business Machines Corporation | Precision polysilicon resistor process |
| CN100378958C (zh) * | 2003-12-22 | 2008-04-02 | 上海贝岭股份有限公司 | 集成电路多晶硅电阻的制作方法 |
| JP2008244124A (ja) * | 2007-03-27 | 2008-10-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US8040214B2 (en) | 2008-06-10 | 2011-10-18 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
| JP2014179370A (ja) * | 2013-03-13 | 2014-09-25 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-03-24 JP JP9880292A patent/JPH05275619A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
| US7112535B2 (en) | 2003-09-30 | 2006-09-26 | International Business Machines Corporation | Precision polysilicon resistor process |
| CN100378958C (zh) * | 2003-12-22 | 2008-04-02 | 上海贝岭股份有限公司 | 集成电路多晶硅电阻的制作方法 |
| JP2008244124A (ja) * | 2007-03-27 | 2008-10-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US8040214B2 (en) | 2008-06-10 | 2011-10-18 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
| US8212649B2 (en) | 2008-06-10 | 2012-07-03 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
| JP2014179370A (ja) * | 2013-03-13 | 2014-09-25 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4445268A (en) | Method of manufacturing a semiconductor integrated circuit BI-MOS device | |
| JPH07114199B2 (ja) | 半導体装置の製造方法 | |
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| US5316960A (en) | C-MOS thin film transistor device manufacturing method | |
| JPS5922380B2 (ja) | ハンドウタイソシノ セイゾウホウホウ | |
| JPH05275619A (ja) | 半導体装置の製造方法 | |
| JPH0312785B2 (ja) | ||
| JPH09129764A (ja) | 半導体装置およびその製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPS6052591B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH07176742A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JPS6220711B2 (ja) | ||
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| KR930006731B1 (ko) | 반도체장치의 소자 분리방법 | |
| JPH01179357A (ja) | 半導体装置の製造方法 | |
| JPH0230124A (ja) | 半導体装置の製造方法 | |
| JP3260311B2 (ja) | 半導体装置の製造方法 | |
| JP2594697B2 (ja) | 半導体装置の製造方法 | |
| JPH05121345A (ja) | 半導体装置の製造方法 | |
| JPS6311785B2 (ja) | ||
| JPH0621373A (ja) | 半導体装置の製造方法 | |
| JPH0955381A (ja) | 半導体集積回路の製造方法 | |
| JPH08203883A (ja) | 半導体装置の製造方法 | |
| JPS5882572A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Effective date: 20041008 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |