JPH07114199B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH07114199B2
JPH07114199B2 JP62305488A JP30548887A JPH07114199B2 JP H07114199 B2 JPH07114199 B2 JP H07114199B2 JP 62305488 A JP62305488 A JP 62305488A JP 30548887 A JP30548887 A JP 30548887A JP H07114199 B2 JPH07114199 B2 JP H07114199B2
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Description

【発明の詳細な説明】 本発明は、シリコン基板表面に局部的に酸化防止マスク
を設け、次いで、酸化処理中に組成を変える酸化ガス混
合物中で該基板を加熱して酸化処理をおこなう半導体装
置の製造方法に関するものである。このようにして、該
シリコン基板の表面にフィールド酸化領域を設ける。こ
のような領域は、特に半導体集積回路におけるMOSトラ
ンジスタ相互間の絶縁（insulation）に適する。
米国特許第4,551,910には、はじめに乾燥状態（dry）の
下で、次いで湿った状態（wet）の下で酸化処理を行う
方法が開示されている。塩化水素を含む乾燥ガス混合物
中における乾式酸化（dry oxidation）中、該基板は10
00℃の温度に加熱され、一方スチーム中における湿式酸
化（wet oxidation）中該基板は920℃の温度に加熱さ
れる。この乾式酸化は、シリコン酸化層が約50nmの厚さ
に形成されるまで行われ、次いで、湿式酸化はシリコン
酸化層が所望の厚さになるまで行われる。酸化防止マス
クとして、シリコンナイトライド層が用いられる。この
シリコンナイトライド層は、シリコンの熱窒化により一
部分形成され、残りの部分を低圧で気相状態から付着す
る低圧化学蒸着処理により形成される。
上述のように、はじめに乾燥状態で酸化処理を行う場
合、次の湿式酸化中にシリコンに欠陥が形成されるのを
阻止する。しかしながら、この既知の方法では酸化層の
形成にかなり長時間を要する欠点がある。このことは、
集積回路の製造では、処理すべき基板の通過速度を遅く
するか、別の炉を追加しなければならないことを意味す
る。例えば、厚さ800nmの酸化層の形成には、約９時
間、即ち1000℃の乾式酸化を約１時間と920℃の湿式酸
化を約８時間、基板を処理することになるであろう。こ
の場合、炉の温度を1000℃から920℃に下げるのに要す
る時間は考慮していない。
本発明は、特に比較的短時間に、シリコン基板表面にフ
ィールド酸化領域を、シリコン中の欠陥の形成を阻止し
ながら形成する方法を提供することを目的とするもので
ある。
本発明によれば、上記目的を達成するために、酸化ガス
混合物中で加熱処理する間、該基板は水分を含んだ前記
酸化ガス混合物を有する湿潤大気中で950℃乃至1050℃
の温度に加熱され、当該水分の量は15容積パーセント乃
至30容積パーセント未満の量であり、酸化物層が50nm乃
至200nmの厚さに形成されたとき水分が加えられて30容
積パーセントを越える量に増加されることを特徴とす
る。このようにして、比較的短時間に、下にあるシリコ
ン中に欠陥が形成されることなるフィールド酸化物の層
を形成することが出来る。
本発明は、酸化処理中にシリコンに欠陥が形成されるの
を避けるためには、酸化処理はある臨界値を越えないよ
うな比率で行われなければならないという事実を見い出
したことに基づくものである。
酸化処理は、ガス混合物中で、一定温度でかつ形成され
た酸化物の量が増加するに従って高くなるような比率
で、すなわち酸化処理初期に最小となるような比率で行
われるので、酸化ガス混合物の組成及び酸化処理が行わ
れる温度の両方が、酸化処理の初期に注意深く設定され
ることが主として重要なことである。
酸化処理温度が1050℃以下で、ガス混合物が30容積パー
セントを越える水分を含有しない場合、このような低い
比率なのでシリコン中に全く欠陥が形成されずに、初期
の酸化が行われることが実験により明らかとなった。し
かしながら、ガス混合物が30容積パーセントより多くの
水分を含有する場合、酸化処理の間にシリコン中に欠陥
が形成される。このような酸化処理の臨界比率を実験に
より見い出した。酸化処理の初期、例えば約100nmの厚
さの酸化層が形成されたときの後、実際的にはすぐに水
分を加えて、ガス混合物中の水分が30容積パーセントを
越えるように増大された場合、シリコン中に全く欠陥は
形成されない。このような条件下では、前記の臨界比率
は明らかに越えているが、酸化処理工程はシリコン中に
欠陥を形成させることなる比較的速い速度で行うことが
出来る。
酸化ガス混合物中の水分量を80容積パーセントより多く
した場合、上述したような約800nmの厚さの酸化物の層
を４時間以内に形成することが出来る。
さらに実験によれば、酸化処理が950℃未満の温度で行
われる場合、1000℃で生ずるよりさらに大きな横方向の
酸化が酸化防止マスクの縁の下に生じることを示した。
酸化処理が1050℃より高い温度で行われる場合、さらに
望ましくない形状の極端な横方向の酸化が生ずるのが見
い出された。
酸化処理中に増加されるガス混合物中の水分は、酸化処
理中連続的に変えることが出来る。しかしながら、これ
は比較的高価で複雑な装置を必要とする。本発明による
非常に実用的な方法は、酸化ガス混合物中での加熱処理
が、２段階処理工程により行われることを特徴としてお
り、この場合15容積パーセント乃至30容積パーセント未
満の水分量を含むガス混合物中で処理する第１段階の処
理工程において、50nm乃至200nmの厚さの酸化物層が形
成され、次いで80容積パーセントより多くの水分量を含
むガス混合物中で処理する第２段階の処理工程におい
て、所望の厚さの酸化物層が形成されるまで該酸化工程
が継続される。
このように２段階で行われる方法は、比較的簡単な手段
により実現することが出来る。このようにして、800nm
の厚さの酸化層を形成する場合、酸化処理は約４時間行
われる。即ち、0.3時間の第１段階の処理工程におい
て、約50nmの酸化層が形成され、3.7時間の第２段階の
処理工程おいて残りの酸化層が形成される。
本発明をさらに詳細に実施例に基づき図面を用いて説明
する。
図面において第１図乃至第９図は、本発明による方法を
用いる半導体装置の製造方法を、いくつかの工程順に示
した概略断面図、第10図及び第11図は、第２図乃至第６
図の断面図の一部拡大図を示す。これら図面は概略化し
たもので、一定の縮尺比で描いたものではなく、横方向
及び縦方向の寸法は非常に誇張されている。
第１図乃至第９図は、本発明による方法を用いる半導体
装置の製造のいくつかの連続的な工程を示すものであ
る。
酸化防止マスク３を局部的にシリコン基板２の表面１に
設ける。該シリコン基板２は、約1019アトム/cm3のドー
ピング濃度を有するｐ形の下部層４と、この上に約1015
アトム/cm3のドーピング濃度で厚さ約４μｍにエピタキ
シャル成長させたｐ形の上部層５とを有する。該酸化防
止マスク３はひずみ緩和下部層６と酸化防止上部層７と
を有する（第１図参照）。
次いで、該シリコン基板２を、通常の炉（図示せず）を
用いて酸化ガス混合物中で加熱し、酸化処理を行う。こ
れによりフィールド酸化領域８が形成される。該フィー
ルド酸化領域８は、隣接するMOSトランジスタ間の電気
的絶縁として役立つ（第２図参照）。
該酸化処理中、酸化ガス混合物の組成は変えられる。本
発明によれば、該酸化処理は、酸化ガス混合物中で加熱
処理する間、該基板は水分を含んだ前記酸化ガス混合物
を有する湿潤大気中で950℃乃至1050℃の温度に加熱さ
れ、当該水分の量は15容積パーセント乃至30容積パーセ
ント未満の量であり、酸化物層が50nm乃至200nmの厚さ
に形成されたとき水分が加えられて30容積パーセントを
越える量に増加されるような方法により行う。水分の他
に、上記ガス混合物は、例えば酸素と窒素とを含む。本
発明による方法では、水分の量は酸化処理をもたらす速
度の決定要因となるため重要である。
水を入れた容器にガス混合物を通過させることによって
ガス混合物に水を加えることは出来る。本発明による方
法では、ガス混合物中の水分量を変えなければならな
い。これはガス混合物中に、水素と酸素のガス状態で水
分を加え、これらのガスが酸化処理炉内で互いに反応し
て水を形成することにより、一層精密な制御で行うこと
が出来る。炉内で爆発が生じるのを避けるために、ガス
混合物に酸素は過剰量が加えられる。酸化処理炉内でシ
リコン基板と接触するガス混合物中の水分量は、酸化処
理炉に供給されるガス混合物の組成によって簡単に決定
することが出来る。
本発明による方法を用いて、フィールド酸化物の層を下
にあるシリコン中に欠陥を形成することなる比較的短い
時間で形成することが出来る。酸化処理中に、シリコン
中に欠陥を形成されるのを避けるために、酸化処理は臨
界値を越えない比率で行なわれなければならない。酸化
処理は一定温度のガス混合物中で、酸化処理初期に最小
比率でその後比率が次第に大きくなるような比率で行わ
れるので、該酸化処理の初期の比率に特別な注意が払わ
れなければならない。酸化速度はガス混合物中の水分量
が増大するに従って速くなる。酸化処理の初期に酸化ガ
ス混合物が1000℃で、30容積パーセントより多くの水分
を含有する場合には欠陥がシリコン中に形成され、30容
積パーセント未満の水分を含有する場合には、シリコン
中に欠陥が形成されないことが見い出された。実際に
は、酸化処理開始直後、例えば、たった100nmの厚さの
酸化層が形成された直後に、シリコン中の欠陥の形成を
促進することなく、酸化ガス混合物中の水分を30容積パ
ーセントを越える値に増大することが出来る。この場
合、臨界比率は明らかに越えている。好ましくは、酸化
ガス混合物中の水分を80容積パーセントを越える値に増
大させる。またこの場合、全くシリコン中に欠陥は形成
されず酸化処理は大変速い速度で行われる。
第２図において円で囲まれた部分Ｘは第10図に概略的に
拡大して示される。酸化処理中、酸化防止マスク３より
下に位置するシリコンの一部もまた酸化される。この横
方向の酸化によって形成された酸化物は、比較的薄い部
分10と比較的厚い部分11とに区別することが出来る。酸
化処理を950℃より低い温度で行う場合、酸化物の比較
的薄い部分10が大変長くなることが見い出された。800n
mの厚さのフィールド酸化領域８を1000℃で形成する場
合、該比較的薄い部分10は300nmの長さであるが、この
酸化処理を900℃で行う場合、該比較的薄い部分10は600
nmより長くなる。これはもちろん望ましくないもので、
特にサブミクロン範囲の大きさでMOSトランジスタを製
造する場合には望ましくない。酸化処理が1050℃より高
い温度で行われる場合、酸化物の比較的厚い部分11は望
ましくない大きさに形成される。この場合、酸化物は点
線12により概略的に示されるような形を呈する。次の点
から明らかとなるように、これもまたサブミクロン範囲
の大きさのMOSトランジスタの製造にとっては大変不利
となる。
酸化ガス混合物中の水分量は酸化処理の初期から連続的
に増加することが出来る。大変実用的で、簡素かつ安価
な本発明による方法の実施例では、酸化ガス混合物中で
の加熱処理を２段階処理工程により行い、ここで15容積
パーセントないし30容積パーセント未満の水分量を含む
ガス混合物中で処理する第１段階の処理工程において、
50nm乃至200nmの厚さの酸化物層が形成され、次いで80
容積パーセントより多くの水分量を含むガス混合物中で
処理する第２段階の処理工程において、所望の厚さの酸
化物層が形成されるまで該酸化工程を継続する。
上記酸化処理は、例えば、基板を850℃の炉中にすばや
くいれ、窒素を炉に通過させながら、該シリコン基板を
約20分間850℃から1000℃の温度に加熱する。次いで100
0℃において、毎分窒素6000scc、水素1125scc及び酸素1
050sccのガス混合物を炉に通過させる。ここでsccとは
０℃、１気圧における標準立法センチメートルを示す。
この炉内では、1125sccの水蒸気が水素の全量の燃焼に
より該ガス混合物中に生成される。これは該ガス混合物
が約15容積パーセントの水を含有することになる。実際
の酸化処理においてこの第１段階の処理工程は、20分間
行われ、次いで、同じ1000℃の温度で毎分水素6600scc
と酸素4200sccのガス混合物を酸化炉に通過させる。こ
の炉内では、6600sccの水蒸気が該混合ガス中に形成さ
れ、これは該混合ガスが約88容積パーセントの水を含有
することになる。この第２段階の酸化処理工程は３時間
40分行われる。酸化処理終了後、炉に窒素を通過させな
がら、この炉の温度を再び約30分間で850℃に下げて、
この炉から基板を取り出す。第１段階の処理工程中約50
nmの酸化物層が形成され、一方第２段階の処理工程中、
約750nmの酸化物層が形成される。従って全部で約800nm
の酸化物は４時間で形成される。欠陥を観察するために
通常のやり方で酸化物を除去して従来のエッチング処理
を行った後では、下にあるエピタキシャルシリコンの下
部層５には欠陥は認められなかった。
好ましくは、酸化処理中、1.6乃至1.8の屈折率を有する
シリコン・オキシナイトライドの下部層６とシリコン・
ナイトライドの上部層７とを有する酸化防止マスク３を
用いる。このようにして、上述の横方向の酸化は比較的
小さくなる。シリコン・オキシナイトライド層６の厚さ
が40nm、シリコン・ナイトライド層７の厚さが100nmの
場合、フィールド酸化物の層８の厚さは800nmで、比較
的薄い部分10の長さはたった300nmであった。この場
合、比較的厚い部分11は約90nmの長さであった。
好ましくは、シリコン・オキシナイトライド６の下部層
の厚さが30nm乃至50nmで、シリコン・ナイトライド７の
上部層が75nm乃至150nmのものを用いる。シリコン・ナ
イトライドの上部層７が150nmより厚い場合、酸化処理
でシリコン中に欠陥が形成される。またシリコン・ナイ
トライド上部層７が150nmより薄い場合には欠陥は形成
されない。
シリコン・オキシナイトライドの下部層６及びシリコン
・ナイトライドの上部層７の厚さが薄すぎる場合、すな
わちシリコン・ナイトライドの下部層６が30nm、シリコ
ン・ナイトライドの上部層７が75nmより薄い場合、フィ
ールド酸化領域８の層の厚さが800nmで、比較的薄い部
分10の長さが300nmより長くなる。
フィールド酸化領域８の層が上述のごとく形成された
後、残存する酸化防止マスク３を除去する。このように
して、フィールド酸化領域８で囲まれた、前記エピタキ
シャル上部層５の部分が露出される。例として図中には
14及び15の２つの領域を図示する。ここで、これらの領
域14及び15に類似する多数の領域が半導体装置内に存在
することに留意し、これらの領域14及び15に限定して、
以下この方法をさらに詳細に説明する。
エピキタシャル上部層５の領域14を、これに隣接するフ
ィールド酸化領域８上にまで延びるようにフォトレジス
トマスク16で被覆する。1012イオン/cm2の注入ドーズ量
及び800KeVの注入エネルギーの燐イオンのイオン注入に
より、ｎ形区域17が形成される。この区域は線18によっ
て概略的に示されるような最大ドーピングを有し、該エ
ピタキシャル上部層５中に約800nmの深さまで存在し、
隣接するフィールド酸化領域８でフィールド酸化物と丁
度隣接する。
該区域17の最大ドーピングはシリコンエピキタシャル層
５の表面ではなく、該表面からある程度離れたところに
あり、表面１でのドーピングはより少ないので、該区域
17はこの場合、後退ウェルとしても示されるようにドー
ピングの種類に関連してｎ形ウェルとなる（第３図参
照）。
続いて同様の方法で、該領域15をフォトレジストマスク
19で被覆し、1012イオン/cm2の注入ドーズ量及び350KeV
の注入エネルギーのホウ素イオンのイオン注入により、
線21で示される最大ドーピングを有し、エピタキシャル
表面より下方約800nmの深さまであるｐ形後退ウェル20
が形成される（第４図参照）。
ここで、厚く平面なフォトレジスト層22を設け、次いで
基板２全体をエッチング処理する（第５図参照）。この
エッチング処理において、フォトレジスト層22とシリコ
ン酸化物は、実質的に同じ速さでエッチングされる。こ
のエッチング処理は、第６図及び第11図の拡大図に示さ
れるように、平坦な構造となったときに終える（第６図
及び第11図参照）。第11図から明らかなように、該構造
がより平坦となるばかりでなく、酸化物の比較的薄い部
分10もまた除去される。この結果、フィールド酸化領域
８はエッチング処理前よりもシリコンのｐ形ウェル20と
より一層明確な境界25を有する。このようにして、エピ
タキシャル上部層14はより正確に領域が規定される。酸
化物が点線12によって示すような形状を有する場合には
上記のようにはならない。このような場合、エピタキシ
ャル上部層14の正確な規定は、エッチング処理によって
実現されない（第10図及び第11図参照）。
乾燥酸素中で30分間基板を加熱することによって約20nm
の厚さの薄いゲート酸化膜26を設けた後通常の方法で、
酸化層27で被覆されたゲート電極28及び29を設ける。続
いて、50KeVの注入エネルギー及び1013イオン/cm2の注
入ドーズ量で燐イオンのイオン注入を行い、少しドープ
した区域30を形成する。ｐ形後退ウェル20にのみに、該
区域30が示されているが、ｎ形後退ウェル中にも設けら
れる。しかし後者の場合、フォトレジストマスク31を用
いて、55KeV注入エネルギーで２×1015イオン/cm2の注
入ドーズ量でフッ化ホウ素イオンのイオン注入により、
ホウ素イオンをそれらの領域に過剰にドープする。この
ようにして、ソース領域32及びドレイン領域33が、ｎ形
後退ウェル17中に形成される（第７図参照）。
フォトレジストマスク31を除去した後、基板全体３を約
300nmの厚さの酸化物層で被覆し、ゲート電極28及び29
の領域にスペーサー34が形成されるように異方性エッチ
ングによりエッチング除去する。フォトレジスト35を設
けた後、ソース領域36及びドレイン領域37を、50KeV注
入エネルギー及び1015イオン/cm2注入ドーズ量でヒ素イ
オンを、イオン注入することにより形成する（第８図参
照）。
フォトレジスト35を除去した後、コンタクトホール39を
有する絶縁酸化層38を通常の方法で形成する。金属被覆
40を絶縁酸化層38上に設け、該金属被覆40はコンタクト
ホール39を通して異なる半導体領域と接する（第９図参
照）。
ゲート酸化膜26の形成、イオン注入領域のアニール処
理、ゲッター処理及びこれ以上説明しない幾つかの酸化
処理（清浄なシリコン表面を得るためにこの表面はとき
どき酸化され、この酸化物はエッチング除去される。）
を行うため、基板は約950℃で全部で１時間以内の全処
理工程中加熱される。前述から、この実施例では上記後
退ウェル17及び20の形成に関連して、1000℃で合計４時
間の加熱処理による特別に厚くなければならないフィー
ルド酸化物８の形成が、温度処理耐量にとって最も重要
な要因であることが明かである。この温度処理耐量はで
きるだけ低い温度に保持されなければならない。なぜな
ら、約1000℃の基板熱処理中、ドーピング原子がシリコ
ン基板２のエピタキシャル上部層５内に下部層４から拡
散するからである。この結果、僅かにドープされた上部
層５の有効な部分が小さくなるばかりでなく、下部層４
と上部層５との間の遷移が急峻でなくなる。サブミクロ
ン範囲の大きさのMOSトランジスタを満足に動作させる
ためには、下部層４とエピタキシャル上部層５との間の
遷移ができるだけ急峻であり、かつ前記後退ウェル17及
び20の下方にできるだけ近接していることが主として重
要である。1000℃で４時間の加熱処理による上述の温度
処理耐量にともない、下部層４はエピタキシャル上部層
５中に１μｍより少なく拡散する。
本発明は上述の実施例に限定されるものではなく、当技
術の分野における通常の知識を有する者であれば、本発
明に基づき多くの応用が可能である。例えば、シリコン
・オキシナイトライド層６とシリコン・ナイトライド層
７からなる酸化防止マスク代わりに、望ましい他の酸化
防止マスクを用いてもよい。この場合、下部層６がシリ
コン・オキサイドからなり、シリコンとの分離表面に窒
化処理によって形成される窒化物の薄い層が形成された
マスクを用いてもよい。さらにまた、全部シリコン・オ
キシナイトライドからなる酸化防止マスクを用いてもよ
い。
【図面の簡単な説明】
図面において、第１図乃至第９図は、本発明による方法
を用いる半導体装置の製造方法を、いくつかの工程順に
示した概略断面図、 第10図及び第11図は、第２図及び第６図の一部拡大図で
ある。 １……シリコンの基板表面、２……シリコン基板 ３……酸化防止マスク、４……下部層 ５……上部層、６……ひずみ緩和下部層 ７……酸化防止上部層、８……フィールド酸化領域、10
……比較的薄い部分 11……比較的厚い部分、12……点線、 14,15……エピタキシャル上部層 16……フォトレジストマスク 17……ｎ形区域（ｎ形ウェル）、18……線 19……フォトレジストマスク 20……ｐ形ウェル、21……線 22……厚いフォトレジスト層 25……境界、26……薄いゲート酸化膜 27……酸化層、28,29……ゲート電極 30……少しドープされた区域 31……フォトレジストマスク、32……ソース領域 33……ドレイン領域、34……スペーサー 35……フォトレジスト、36……ソース領域 37……ドレイン領域、38……絶縁層 39……コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特公 昭56−53213（ＪＰ，Ｂ２) ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣ ＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，21［５ ］（1978）（米）Ｐ．1870−1872

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板の表面に局部的に酸化防止マ
    スクを形成し、次いで前記基板が酸化処理中に組成を変
    える酸化ガス混合物中で前記基板を加熱することにより
    前記酸化処理にさらされる半導体装置の製造方法におい
    て、前記加熱処理の間、前記基板は水分を含んだ前記酸
    化ガス混合物を有する湿潤大気中で950℃乃至1050℃の
    範囲の温度で加熱され、当該水分の量は、15容積パーセ
    ント乃至30容積パーセント未満の範囲の量であり、酸化
    物層が50nm乃至200nmの範囲の厚さに形成されたとき水
    分が加えられて30容積パーセントを越える量に増加され
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】特許請求の範囲第１項に記載の方法におい
    て、前記酸化ガス混合物中の前記水分の量を前記酸化物
    層が50nm乃至200nmの範囲の厚さに形成されたとき水分
    が加えられて80容積パーセントを越える量に増加される
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】特許請求の範囲第１項又は第２項に記載の
    方法において、前記酸化ガス混合物中の加熱処理を２段
    階処理工程により行い、その第１段階の処理工程におい
    ては前記加熱処理を15容積パーセント乃至30容積パーセ
    ント未満の範囲の水分量を含むガス混合物中で行って、
    50nm乃至200nmの厚さの酸化物層を形成し、次いで第２
    段階の処理工程においては前記加熱処理を80容積パーセ
    ントより多くの水分量を含むガス混合物中で行い、所望
    の厚さの酸化物層が形成されるまで該酸化処理を継続す
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】特許請求の範囲第１項ないし第３項の何れ
    か１項に記載の方法において、前記酸化処理中、前記酸
    化ガス混合物中に含まれる水分の量が増加する前後で、
    前記温度が一定であることを特徴とする半導体装置の製
    造方法。
  5. 【請求項５】特許請求の範囲第１項ないし第４項の何れ
    か１項に記載の方法において、前記シリコン基板の領域
    で水素と酸素とを互いに反応させることによって水分を
    前記酸化ガス混合物中に添加することを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】特許請求の範囲第１項ないし第５項の何れ
    か１項に記載の方法において、該酸化処理中に前記酸化
    防止マスクとして1.6乃至1.8の屈折率を有するシリコン
    ・オキシナイトライドの下部層とシリコン・ナイトライ
    ドの上部層とを有する酸化防止マスクを用いることを特
    徴とする半導体装置の製造方法。
  7. 【請求項７】特許請求の範囲第６項に記載の方法におい
    て、前記酸化防止マスクとして厚さ30nm乃至50nmのシリ
    コン・オキシナイトライドの下部層及び厚さ75nm乃至15
    0nmのシリコン・ナイトライドの上部層を有する酸化防
    止マスクを用いることを特徴とする半導体装置の製造方
    法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2886183B2 (ja) * 1988-06-28 1999-04-26 三菱電機株式会社 フィールド分離絶縁膜の製造方法
ES2084606T3 (es) * 1988-12-21 1996-05-16 At & T Corp Procedimiento de oxidacion termica de crecimiento modificado para oxidos delgados.
JPH088255B2 (ja) * 1990-02-20 1996-01-29 株式会社東芝 半導体基板表面処理方法および半導体基板表面処理装置
US5057463A (en) * 1990-02-28 1991-10-15 Sgs-Thomson Microelectronics, Inc. Thin oxide structure and method
US5091332A (en) * 1990-11-19 1992-02-25 Intel Corporation Semiconductor field oxidation process
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer
JP2953897B2 (ja) * 1992-08-10 1999-09-27 シャープ株式会社 半導体装置の製造方法
US5340553A (en) * 1993-03-22 1994-08-23 Rockwell International Corporation Method of removing oxygen from a controlled atmosphere
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH0786271A (ja) * 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
US5817581A (en) * 1995-04-21 1998-10-06 International Business Machines Corporation Process for the creation of a thermal SiO2 layer with extremely uniform layer thickness
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
US6037273A (en) * 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
US6159866A (en) * 1998-03-02 2000-12-12 Applied Materials, Inc. Method for insitu vapor generation for forming an oxide on a substrate
US6281141B1 (en) 1999-02-08 2001-08-28 Steag Rtp Systems, Inc. Process for forming thin dielectric layers in semiconductor devices
US6376387B2 (en) 1999-07-09 2002-04-23 Applied Materials, Inc. Method of sealing an epitaxial silicon layer on a substrate
NL1013667C2 (nl) * 1999-11-25 2000-12-15 Asm Int Werkwijze en inrichting voor het vormen van een oxidelaag op wafers vervaardigd uit halfgeleidermateriaal.
JP2001274154A (ja) 2000-01-18 2001-10-05 Applied Materials Inc 成膜方法、成膜装置、半導体装置及びその製造方法
US6436194B1 (en) 2001-02-16 2002-08-20 Applied Materials, Inc. Method and a system for sealing an epitaxial silicon layer on a substrate
US7354789B2 (en) * 2003-11-04 2008-04-08 Dongbu Electronics Co., Ltd. CMOS image sensor and method for fabricating the same
US7419496B2 (en) * 2004-08-03 2008-09-02 Staudner Rupert A Trocar with retractable cutting surface
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
US9127340B2 (en) 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2930722A (en) * 1959-02-03 1960-03-29 Bell Telephone Labor Inc Method of treating silicon
US3380852A (en) * 1964-11-23 1968-04-30 Bell Telephone Labor Inc Method of forming an oxide coating on semiconductor bodies
US3583685A (en) * 1968-09-26 1971-06-08 Ibm Method and apparatus for controlling quantity of a vapor in a gas
DE1934957A1 (de) * 1969-07-10 1971-01-28 Ibm Deutschland Verfahren zur Herstellung von Oberflaechen-Feldeffekt-Transistoren
US3874919A (en) * 1974-03-13 1975-04-01 Ibm Oxidation resistant mask layer and process for producing recessed oxide region in a silicon body
US4186408A (en) * 1975-05-20 1980-01-29 International Business Machines Corporation IGFET with partial planar oxide
IN145547B (ja) * 1976-01-12 1978-11-04 Rca Corp
US4139658A (en) * 1976-06-23 1979-02-13 Rca Corp. Process for manufacturing a radiation hardened oxide
JPS54125966A (en) * 1978-03-24 1979-09-29 Hitachi Ltd Defect elimination method for semiconductor wafer
US4267205A (en) * 1979-08-15 1981-05-12 Hughes Aircraft Company Process for low-temperature surface layer oxidation of a semiconductor substrate
AT362268B (de) * 1979-10-03 1981-04-27 Fehrer Ernst Spinnanlage
JPS5693344A (en) * 1979-12-26 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
JPS5762545A (en) * 1980-10-03 1982-04-15 Fujitsu Ltd Manufacture of semiconductor device
US4376796A (en) * 1981-10-27 1983-03-15 Thermco Products Corporation Processing silicon wafers employing processing gas atmospheres of similar molecular weight
JPS59181540A (ja) * 1983-03-31 1984-10-16 Internatl Rectifier Corp Japan Ltd 半導体基板の熱酸化方法
JPS60122799A (ja) * 1984-05-25 1985-07-01 Hitachi Ltd 半導体ウエハの熱処理方法
JPS6116531A (ja) * 1984-07-03 1986-01-24 Matsushita Electronics Corp 半導体装置の製造方法
US4551910A (en) * 1984-11-27 1985-11-12 Intel Corporation MOS Isolation processing
US4599247A (en) * 1985-01-04 1986-07-08 Texas Instruments Incorporated Semiconductor processing facility for providing enhanced oxidation rate
NL8501720A (nl) * 1985-06-14 1987-01-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker.
JPS6210018A (ja) * 1985-07-04 1987-01-19 Oruto Bioka Kenkyusho:Kk 肥満抑制組成物

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ＩＢＭＴＥＣＨＮＩＣＡＬＤＩＳＣＬＯＳＵＲＥＢＵＬＬＥＴＩＮ，２１［５（１９７８）（米）Ｐ．１８７０−１８７２

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JPS63155750A (ja) 1988-06-28
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KR970000703B1 (ko) 1997-01-18
EP0274779A1 (en) 1988-07-20
US4906595A (en) 1990-03-06
CA1330195C (en) 1994-06-14
NL8603111A (nl) 1988-07-01

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