JPH05121345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05121345A JPH05121345A JP28153891A JP28153891A JPH05121345A JP H05121345 A JPH05121345 A JP H05121345A JP 28153891 A JP28153891 A JP 28153891A JP 28153891 A JP28153891 A JP 28153891A JP H05121345 A JPH05121345 A JP H05121345A
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- Japan
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- diffusion
- substrate
- impurity
- type
- layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
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Abstract
(57)【要約】
【目的】半導体基板両面の非対称不純物層を、不純物拡
散後のエッチングやラッピングを要せず、優れた制御
性，作業性をもって形成するようにした半導体装置の製
造方法を提供することを目的とする。 【構成】ｎ型シリコン基板１１の両面に酸化膜１２を形
成し、これを裏面のみに残してエッチング除去した後、
両面にＣＶＤ法によって固相拡散源となるＢＳＧ膜１
３，１４を形成して熱拡散を行うことによって、両面に
表面濃度および拡散深さの異なるｐ型層１７，１８を同
時に形成する。
散後のエッチングやラッピングを要せず、優れた制御
性，作業性をもって形成するようにした半導体装置の製
造方法を提供することを目的とする。 【構成】ｎ型シリコン基板１１の両面に酸化膜１２を形
成し、これを裏面のみに残してエッチング除去した後、
両面にＣＶＤ法によって固相拡散源となるＢＳＧ膜１
３，１４を形成して熱拡散を行うことによって、両面に
表面濃度および拡散深さの異なるｐ型層１７，１８を同
時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の表面と裏
面に互いに不純物濃度と拡散深さの異なる第１，第２の
不純物層を有する半導体装置を製造する方法に関する。
面に互いに不純物濃度と拡散深さの異なる第１，第２の
不純物層を有する半導体装置を製造する方法に関する。
【０００２】
【従来の技術】サイリスタ等の電力用素子では通常、ｎ
型シリコン基板の両面にガリウム等を拡散してｐｎｐ構
造ウェハを得る。その後ｐ型層をラッピングや酸エッチ
ングによって所望の厚みと不純物濃度に調整して、不純
物濃度と厚みが非対称なｐ型エミッタ層とｐ型ベース層
を得る。
型シリコン基板の両面にガリウム等を拡散してｐｎｐ構
造ウェハを得る。その後ｐ型層をラッピングや酸エッチ
ングによって所望の厚みと不純物濃度に調整して、不純
物濃度と厚みが非対称なｐ型エミッタ層とｐ型ベース層
を得る。
【０００３】しかしながらこの様な従来の方法では、
(a) 両面の不純物層の濃度，拡散深さの制御性が悪い、
(b) 素子基板の平行度，平面度の制御性が悪い、(c) 所
望の非対称不純物層を得るための作業が繁雑である、と
いった問題がある。
(a) 両面の不純物層の濃度，拡散深さの制御性が悪い、
(b) 素子基板の平行度，平面度の制御性が悪い、(c) 所
望の非対称不純物層を得るための作業が繁雑である、と
いった問題がある。
【０００４】
【発明が解決しようとする課題】この様に半導体基板両
面に濃度と深さが異なる不純物層を持つ素子を形成する
従来法では、濃度や拡散深さの制御性，平行度や平面度
の制御性，作業性等に問題があった。
面に濃度と深さが異なる不純物層を持つ素子を形成する
従来法では、濃度や拡散深さの制御性，平行度や平面度
の制御性，作業性等に問題があった。
【０００５】本発明はこの様な事情を考慮してなされた
もので、半導体基板両面の非対称不純物層を、不純物拡
散後のエッチングやラッピングを要せず、優れた制御
性，作業性をもって簡単な工程で形成するようにした半
導体装置の製造方法を提供することを目的とする。
もので、半導体基板両面の非対称不純物層を、不純物拡
散後のエッチングやラッピングを要せず、優れた制御
性，作業性をもって簡単な工程で形成するようにした半
導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、半導体基板の
表面と裏面に互いに不純物濃度と拡散深さの異なる第
１，第２の不純物層を有する半導体装置を製造するに際
し、イオン注入条件、或いは固相拡散源の濃度や堆積条
件を両面で異ならせることによって、第１，第２の不純
物層を同時拡散により形成することを特徴とする。
表面と裏面に互いに不純物濃度と拡散深さの異なる第
１，第２の不純物層を有する半導体装置を製造するに際
し、イオン注入条件、或いは固相拡散源の濃度や堆積条
件を両面で異ならせることによって、第１，第２の不純
物層を同時拡散により形成することを特徴とする。
【０００７】
【作用】本発明によれば、同時拡散によって両面に不純
物濃度と拡散深さの異なる不純物層を形成して、その後
のエッチングやラッピングによる濃度調整や拡散層深さ
を不要としている。したがって素子基板の平行度や平面
度は、出発基板のそれによって決まるから、改めてエッ
チングやラッピングを行うことによる平行度，平面度の
劣化が防止される。当然作業性も優れたものとなる。各
不純物層の濃度や拡散深さの制御は、イオン注入時のド
ーズ量や固相拡散源の不純物濃度、その後の熱処理条件
等により、正確に行うことが容易に可能である。
物濃度と拡散深さの異なる不純物層を形成して、その後
のエッチングやラッピングによる濃度調整や拡散層深さ
を不要としている。したがって素子基板の平行度や平面
度は、出発基板のそれによって決まるから、改めてエッ
チングやラッピングを行うことによる平行度，平面度の
劣化が防止される。当然作業性も優れたものとなる。各
不純物層の濃度や拡散深さの制御は、イオン注入時のド
ーズ量や固相拡散源の不純物濃度、その後の熱処理条件
等により、正確に行うことが容易に可能である。
【０００８】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【０００９】図１は、固相拡散源を用いた実施例の素子
基板製造工程である。図１(a) に示すように、ｎ型シリ
コン基板１１の両面にまず塩酸酸化により酸化膜１２を
形成し、これを裏面にのみ残して表面はエッチング除去
する。そしてこの基板の両面にＣＶＤ法によって同時に
固相拡散源としてのＢＳＧ膜１３，１４を形成する。Ｂ
ＳＧ膜１３，１４の表面には、その後の熱処理でのボロ
ンの外方拡散を防止するための酸化膜１５，１６を形成
する。
基板製造工程である。図１(a) に示すように、ｎ型シリ
コン基板１１の両面にまず塩酸酸化により酸化膜１２を
形成し、これを裏面にのみ残して表面はエッチング除去
する。そしてこの基板の両面にＣＶＤ法によって同時に
固相拡散源としてのＢＳＧ膜１３，１４を形成する。Ｂ
ＳＧ膜１３，１４の表面には、その後の熱処理でのボロ
ンの外方拡散を防止するための酸化膜１５，１６を形成
する。
【００１０】その後基板を洗浄して拡散炉に入れ、熱処
理を行なって、図１(b) に示すように、基板両面にｐ型
層１７，１８を形成する。拡散雰囲気には窒素ガスに酸
素ガスを数％混合した混合ガスを用いる。表面側にはＢ
ＳＧ膜１３が直接基板１１に接して形成されており、裏
面側では酸化膜１３を介してＢＳＧ膜１４が形成されて
いるから、両面でのボロン拡散の条件が異なる。したが
って表面側のｐ型層１７は、裏面側のｐ型層１８に比べ
て、表面濃度が高くかつ拡散深さも深くなる。酸化膜１
２の膜厚や拡散雰囲気等を調整することによって、表面
側のｐ型層１７と裏面側のｐ型層１８の不純物濃度と拡
散深さをそれぞれ最適状態に設定することができる。
理を行なって、図１(b) に示すように、基板両面にｐ型
層１７，１８を形成する。拡散雰囲気には窒素ガスに酸
素ガスを数％混合した混合ガスを用いる。表面側にはＢ
ＳＧ膜１３が直接基板１１に接して形成されており、裏
面側では酸化膜１３を介してＢＳＧ膜１４が形成されて
いるから、両面でのボロン拡散の条件が異なる。したが
って表面側のｐ型層１７は、裏面側のｐ型層１８に比べ
て、表面濃度が高くかつ拡散深さも深くなる。酸化膜１
２の膜厚や拡散雰囲気等を調整することによって、表面
側のｐ型層１７と裏面側のｐ型層１８の不純物濃度と拡
散深さをそれぞれ最適状態に設定することができる。
【００１１】例えば、窒素ガス／酸素ガス混合雰囲気の
酸素ガス量を多くすると、形成されるｐ型層の表面濃度
は低下する。そのデータを、図３に示す。これは、酸素
ガス濃度を上げるにつれて、拡散源のＢＳＧ膜中の酸素
含有量が増え、その結果としてボロンの拡散係数が低下
するためである。また、裏面のように酸化膜１２を介し
て拡散する場合には当然、酸化膜厚によって得られるｐ
型層の表面濃度が異なる。そのデータを図４に示す。こ
れらのデータを元にして両面での拡散条件を最適設定す
れば、両面のｐ型層１７，１８の濃度と深さを所望の値
に設定できることになる。
酸素ガス量を多くすると、形成されるｐ型層の表面濃度
は低下する。そのデータを、図３に示す。これは、酸素
ガス濃度を上げるにつれて、拡散源のＢＳＧ膜中の酸素
含有量が増え、その結果としてボロンの拡散係数が低下
するためである。また、裏面のように酸化膜１２を介し
て拡散する場合には当然、酸化膜厚によって得られるｐ
型層の表面濃度が異なる。そのデータを図４に示す。こ
れらのデータを元にして両面での拡散条件を最適設定す
れば、両面のｐ型層１７，１８の濃度と深さを所望の値
に設定できることになる。
【００１２】この後は図示しないが、例えば裏面のｐ型
層１８をｐエミッタ層、表面のｐ型層１７をｐベース層
として用いて、ラッピング等の加工工程を入れることな
く、サイリスタ等を作ることができる。
層１８をｐエミッタ層、表面のｐ型層１７をｐベース層
として用いて、ラッピング等の加工工程を入れることな
く、サイリスタ等を作ることができる。
【００１３】図２は、固相拡散源として多結晶シリコン
を用いた実施例である。図２(a) に示すように、ｎ型シ
リコン基板２１の両面に多結晶シリコン膜２２，２３を
形成し、その上にボロンの外方拡散を防止する酸化膜２
４，２５を、ＣＶＤ法によりまたは比較的低温の酸化に
より形成する。ここで、表面側の多結晶シリコン２２の
ボロン濃度は裏面側の多結晶シリコン２３のそれより高
いものとする。これは例えば、多結晶シリコン膜２２，
２３へのボロンイオン注入条件を異ならせることにより
可能である。その後、熱拡散を行うことによって、図２
(b) に示すように、表面側，裏面側に、表面濃度および
拡散深さの異なるｐ型層２６，２７を形成する。この実
施例によっても、先の実施例と同様の効果が得られる。
を用いた実施例である。図２(a) に示すように、ｎ型シ
リコン基板２１の両面に多結晶シリコン膜２２，２３を
形成し、その上にボロンの外方拡散を防止する酸化膜２
４，２５を、ＣＶＤ法によりまたは比較的低温の酸化に
より形成する。ここで、表面側の多結晶シリコン２２の
ボロン濃度は裏面側の多結晶シリコン２３のそれより高
いものとする。これは例えば、多結晶シリコン膜２２，
２３へのボロンイオン注入条件を異ならせることにより
可能である。その後、熱拡散を行うことによって、図２
(b) に示すように、表面側，裏面側に、表面濃度および
拡散深さの異なるｐ型層２６，２７を形成する。この実
施例によっても、先の実施例と同様の効果が得られる。
【００１４】実施例では、素子基板の両面に同じ導電型
の不純物層を同時拡散により形成する場合を説明した
が、異なる導電型層を同様の手法で同時拡散により形成
することもできる。たとえば、サイリスタのｐ型ベース
層とアノード側のｎ型バッファ層とを、同時拡散により
形成することができる。また基板の両面に対して異なる
イオン注入条件で不純物をイオン注入し、同時拡散によ
り表面濃度等の異なる不純物層を形成することもでき
る。
の不純物層を同時拡散により形成する場合を説明した
が、異なる導電型層を同様の手法で同時拡散により形成
することもできる。たとえば、サイリスタのｐ型ベース
層とアノード側のｎ型バッファ層とを、同時拡散により
形成することができる。また基板の両面に対して異なる
イオン注入条件で不純物をイオン注入し、同時拡散によ
り表面濃度等の異なる不純物層を形成することもでき
る。
【００１５】
【発明の効果】以上述べたように本発明によれば、素子
基板の両面に濃度および拡散深さの異なる不純物層を、
エッチング工程やラッピング工程を入れることなく形成
することができ、素子形成工程の制御性，素子基板の平
行度や平面度の制御性，さらに作業性を改善することが
できる。
基板の両面に濃度および拡散深さの異なる不純物層を、
エッチング工程やラッピング工程を入れることなく形成
することができ、素子形成工程の制御性，素子基板の平
行度や平面度の制御性，さらに作業性を改善することが
できる。
【図１】本発明の一実施例の製造工程を示す図。
【図２】他の実施例の製造工程を示す図。
【図３】ＢＳＧ膜からのボロン拡散の雰囲気ガス依存性
を示す図。
を示す図。
【図４】同じくＢＳＧ膜からのボロン拡散の下地酸化膜
厚依存性を示す図。
厚依存性を示す図。
１１…ｎ型シリコン基板、 １２…酸化膜、 １３，１４…ＢＳＧ膜、 １５，１６…酸化膜、 １７，１８…ｐ型層、 ２１…ｎ型シリコン基板、 ２２，２３…ボロンドープ多結晶シリコン膜、 ２４，２５…酸化膜。
Claims (1)
- 【請求項１】半導体基板の表面と裏面に互いに不純物濃
度と拡散深さの異なる第１，第２の不純物層を有する半
導体装置を製造するに際し、前記第１，第２の不純物層
を同時に拡散形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28153891A JPH05121345A (ja) | 1991-10-28 | 1991-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28153891A JPH05121345A (ja) | 1991-10-28 | 1991-10-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121345A true JPH05121345A (ja) | 1993-05-18 |
Family
ID=17640571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28153891A Pending JPH05121345A (ja) | 1991-10-28 | 1991-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002538619A (ja) * | 1999-02-26 | 2002-11-12 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 高度にドーピングされた半導体構造部品の製造方法 |
| JP2004158526A (ja) * | 2002-11-05 | 2004-06-03 | Toshiba Ceramics Co Ltd | ディスクリート素子用基板およびその製造方法 |
-
1991
- 1991-10-28 JP JP28153891A patent/JPH05121345A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002538619A (ja) * | 1999-02-26 | 2002-11-12 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 高度にドーピングされた半導体構造部品の製造方法 |
| JP2004158526A (ja) * | 2002-11-05 | 2004-06-03 | Toshiba Ceramics Co Ltd | ディスクリート素子用基板およびその製造方法 |
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