JPH06112146A - 拡散型シリコン素子基板の製造方法 - Google Patents
拡散型シリコン素子基板の製造方法Info
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- JPH06112146A JPH06112146A JP4254510A JP25451092A JPH06112146A JP H06112146 A JPH06112146 A JP H06112146A JP 4254510 A JP4254510 A JP 4254510A JP 25451092 A JP25451092 A JP 25451092A JP H06112146 A JPH06112146 A JP H06112146A
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】
【目的】 ＭＯＳ系パワー素子を製造するのに用いるこ
とができる拡散型シリコン素子基板を得る。 【構成】 ＭＯＳ系パワー素子を製造するに用いる拡散
型シリコン素子基板の製造方法において、拡散工程のド
ライブイン処理に続いて、４００〜５００℃、１〜２０
時間のサーマルドナー生成熱処理を行い、次いで６００
〜６５０℃、８〜２４時間のサーマルドナー化抑制熱処
理をそれぞれ酸素ガスを含む雰囲気ガス中で行う。
とができる拡散型シリコン素子基板を得る。 【構成】 ＭＯＳ系パワー素子を製造するに用いる拡散
型シリコン素子基板の製造方法において、拡散工程のド
ライブイン処理に続いて、４００〜５００℃、１〜２０
時間のサーマルドナー生成熱処理を行い、次いで６００
〜６５０℃、８〜２４時間のサーマルドナー化抑制熱処
理をそれぞれ酸素ガスを含む雰囲気ガス中で行う。
Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴ等の
ＭＯＳ系パワー素子を製造するに用いる拡散型シリコン
素子基板の製造方法に関する。
ＭＯＳ系パワー素子を製造するに用いる拡散型シリコン
素子基板の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ系パワー素子用の高抵抗率
シリコン素子基板としては、高抵抗率のシリコンエピタ
キシャル層を低抵抗率エピタキシャル基板上に形成して
なるエピタキシャル型シリコン素子基板を用いていた。
しかし、シリコンエピタキシャル層の形成には非常にコ
ストがかかるという問題があり、低コストで製造できる
拡散型シリコン素子基板での代替が望まれていた。
シリコン素子基板としては、高抵抗率のシリコンエピタ
キシャル層を低抵抗率エピタキシャル基板上に形成して
なるエピタキシャル型シリコン素子基板を用いていた。
しかし、シリコンエピタキシャル層の形成には非常にコ
ストがかかるという問題があり、低コストで製造できる
拡散型シリコン素子基板での代替が望まれていた。
【０００３】図２はエピタキシャル型シリコン素子基板
の断面構造を示す。このエピタキシャル型シリコン素子
基板は、抵抗率約０．０１Ωｃｍの低抵抗率エピタキシ
ャル基板１１上に、例えば、抵抗率５０Ωｃｍ、厚さ約
５０μｍの高抵抗率シリコンエピタキシャル層１０が形
成された構造になっている。
の断面構造を示す。このエピタキシャル型シリコン素子
基板は、抵抗率約０．０１Ωｃｍの低抵抗率エピタキシ
ャル基板１１上に、例えば、抵抗率５０Ωｃｍ、厚さ約
５０μｍの高抵抗率シリコンエピタキシャル層１０が形
成された構造になっている。
【０００４】また、図３は本発明で製造しようとする拡
散型シリコン素子基板の断面構造を示す。この拡散型シ
リコン素子基板は図２に示したエピタキシャル型シリコ
ン素子基板と類似の構造になっており、図２の低抵抗率
エピタキシャル基板１１に相当するのは高抵抗率シリコ
ン基板、例えば、約５０ΩｃｍのＦＺシリコン基板に高
濃度で不純物拡散した部分、すなわち不純物拡散層２１
であり、図２の高抵抗率シリコンエピタキシャル層１０
に相当するのは不純物未拡散部分、すなわち高抵抗率層
２０である。
散型シリコン素子基板の断面構造を示す。この拡散型シ
リコン素子基板は図２に示したエピタキシャル型シリコ
ン素子基板と類似の構造になっており、図２の低抵抗率
エピタキシャル基板１１に相当するのは高抵抗率シリコ
ン基板、例えば、約５０ΩｃｍのＦＺシリコン基板に高
濃度で不純物拡散した部分、すなわち不純物拡散層２１
であり、図２の高抵抗率シリコンエピタキシャル層１０
に相当するのは不純物未拡散部分、すなわち高抵抗率層
２０である。
【０００５】
【発明が解決しようとする課題】図３に示したＭＯＳ系
パワー素子用拡散型シリコン素子基板を従来の技術で製
造した場合、酸素が高抵抗率層２０にまで拡散する。こ
の様に高抵抗率層中に高濃度の酵素が含まれると、素子
製造工程、特に４５０℃前後の温度で行われるアルニミ
ウム電極のシンタリングで前記酸素（格子間酸素）がサ
ーマルドナー化し、高抵抗率層の抵抗率が変動してしま
い、所定の素子特性が得られないという問題がある。こ
のサーマルドナーの生成を抑制することが、当業界にお
ける課題であった。
パワー素子用拡散型シリコン素子基板を従来の技術で製
造した場合、酸素が高抵抗率層２０にまで拡散する。こ
の様に高抵抗率層中に高濃度の酵素が含まれると、素子
製造工程、特に４５０℃前後の温度で行われるアルニミ
ウム電極のシンタリングで前記酸素（格子間酸素）がサ
ーマルドナー化し、高抵抗率層の抵抗率が変動してしま
い、所定の素子特性が得られないという問題がある。こ
のサーマルドナーの生成を抑制することが、当業界にお
ける課題であった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のＭＯＳ系パワー素子を製造するに用いる拡
散型シリコン素子基板の製造方法においては、拡散工程
におけるドライブイン処理に続いて、４００〜５００℃
で１〜２０時間のサーマルドナー生成熱処理、次いで６
００〜７００℃で８〜２４時間のサーマルドナー化抑制
熱処理をそれぞれ酸素ガスを含む雰囲気ガス中で行う工
程を含むことを特徴とするものである。
に、本発明のＭＯＳ系パワー素子を製造するに用いる拡
散型シリコン素子基板の製造方法においては、拡散工程
におけるドライブイン処理に続いて、４００〜５００℃
で１〜２０時間のサーマルドナー生成熱処理、次いで６
００〜７００℃で８〜２４時間のサーマルドナー化抑制
熱処理をそれぞれ酸素ガスを含む雰囲気ガス中で行う工
程を含むことを特徴とするものである。
【０００７】ドライブイン処理は、従来公知の方法を用
いて、例えば、拡散層の厚さが２１０μｍの場合、１２
８０℃、２５０時間の処理を行えばよい。上記した本発
明特有の熱処理の処理条件が上記温度範囲及び時間範囲
に達しない場合には本発明特有の効果を達成できない
し、上記時間範囲を越えると作業能率上不利となる。
いて、例えば、拡散層の厚さが２１０μｍの場合、１２
８０℃、２５０時間の処理を行えばよい。上記した本発
明特有の熱処理の処理条件が上記温度範囲及び時間範囲
に達しない場合には本発明特有の効果を達成できない
し、上記時間範囲を越えると作業能率上不利となる。
【０００８】シリコン基板を酸素ガスを含まない雰囲気
ガス中で熱処理を行うとシリコン基板表面にエッチング
等で処理不能の不動態膜を形成し、以後の工程で支障を
きたすため、シリコン基板の熱処理は酸素ガスを含む雰
囲気ガス中で行うことが好ましい。
ガス中で熱処理を行うとシリコン基板表面にエッチング
等で処理不能の不動態膜を形成し、以後の工程で支障を
きたすため、シリコン基板の熱処理は酸素ガスを含む雰
囲気ガス中で行うことが好ましい。
【０００９】
【作用】拡散型シリコン素子基板を製造する場合、不純
物拡散は、通常酸素ガスを含む雰囲気ガス中で行われる
ため、拡散工程、特に高温度（例えば１２８０℃）で長
時間（例えば２５０時間）行うドライブイン処理で雰囲
気ガス中に含まれる酸素が高抵抗率層まで拡散する。
物拡散は、通常酸素ガスを含む雰囲気ガス中で行われる
ため、拡散工程、特に高温度（例えば１２８０℃）で長
時間（例えば２５０時間）行うドライブイン処理で雰囲
気ガス中に含まれる酸素が高抵抗率層まで拡散する。
【００１０】本発明のＭＯＳ系パワー素子用拡散型シリ
コン素子基板の製造方法においては、拡散工程のドライ
ブインに続いて、前記４００〜５００℃の熱処理を行う
とドライブイン処理で拡散・導入された高抵抗率層中の
格子間酵素はＳｉ−Ｏクラスターとしてドナー性を示す
程に成長するとともに、そのサーマルドナー濃度はほぼ
飽和状態になる。この状態では、Ｎ型シリコンの抵抗率
は低下し、Ｐ型シリコンの抵抗率は高くなるか、又はＮ
型に反転する。
コン素子基板の製造方法においては、拡散工程のドライ
ブインに続いて、前記４００〜５００℃の熱処理を行う
とドライブイン処理で拡散・導入された高抵抗率層中の
格子間酵素はＳｉ−Ｏクラスターとしてドナー性を示す
程に成長するとともに、そのサーマルドナー濃度はほぼ
飽和状態になる。この状態では、Ｎ型シリコンの抵抗率
は低下し、Ｐ型シリコンの抵抗率は高くなるか、又はＮ
型に反転する。
【００１１】次に、本発明の方法で前記６００〜７００
℃の熱処理を行うと、前記４００〜５００℃の熱処理で
サーマルドナー化する程に成長していたＳｉ−Ｏクラス
ターのほとんどは、析出核になる程にさらに大きく成長
し、一部はドナー性を示さない程に分解・縮退する。い
ずれの場合も、ドナー性が消え電気的に中性となる。こ
の状態では、高抵抗率層の抵抗率はドーパント濃度によ
って決まる本来の抵抗率に回復している。
℃の熱処理を行うと、前記４００〜５００℃の熱処理で
サーマルドナー化する程に成長していたＳｉ−Ｏクラス
ターのほとんどは、析出核になる程にさらに大きく成長
し、一部はドナー性を示さない程に分解・縮退する。い
ずれの場合も、ドナー性が消え電気的に中性となる。こ
の状態では、高抵抗率層の抵抗率はドーパント濃度によ
って決まる本来の抵抗率に回復している。
【００１２】ドライブイン処理中に拡散・導入された格
子間酸素が上記のような形態になると、以後の素子製造
プロセスにおいて、サーマルドナー化が可能な熱処理、
例えば、４５０℃前後の温度でのアルミニウム電極のシ
ンタリングが行われても、サーマルドナー化する確率は
非常に小さくなる。これは、形成された前記析出核はそ
れ自体サーマルドナー化しにくいうえに、素子製造プロ
セス中の拡散工程等で、近傍の格子間酸素を取り込み、
更に大きく成長してほとんどサーマルドナー化しない析
出物になるためと考えられる。
子間酸素が上記のような形態になると、以後の素子製造
プロセスにおいて、サーマルドナー化が可能な熱処理、
例えば、４５０℃前後の温度でのアルミニウム電極のシ
ンタリングが行われても、サーマルドナー化する確率は
非常に小さくなる。これは、形成された前記析出核はそ
れ自体サーマルドナー化しにくいうえに、素子製造プロ
セス中の拡散工程等で、近傍の格子間酸素を取り込み、
更に大きく成長してほとんどサーマルドナー化しない析
出物になるためと考えられる。
【００１３】また、前記本発明の方法で分解・縮退され
たＳｉ−Ｏクラスターは、一部サーマルドナー化する
が、そのほとんどはサーマルドナー化しない形態にまで
分解・縮退していると考えられる。
たＳｉ−Ｏクラスターは、一部サーマルドナー化する
が、そのほとんどはサーマルドナー化しない形態にまで
分解・縮退していると考えられる。
【００１４】従って、酸素ガスを含む雰囲気ガスで拡散
工程のドライブインを行う場合、本発明の方法を用いれ
ば、高抵抗率層の格子間酸素のサーマルドナー化が抑制
され、サーマルドナーによる抵抗率の変動が防止でき、
エピタキシャル型シリコン素子基板を用いなくても、拡
散型シリコン素子基板により、ＭＯＳ系パワー素子を製
造することができる。
工程のドライブインを行う場合、本発明の方法を用いれ
ば、高抵抗率層の格子間酸素のサーマルドナー化が抑制
され、サーマルドナーによる抵抗率の変動が防止でき、
エピタキシャル型シリコン素子基板を用いなくても、拡
散型シリコン素子基板により、ＭＯＳ系パワー素子を製
造することができる。
【００１５】本明細書においては、前記４００〜５００
℃の熱処理をサーマルドナー生成熱処理といい、前記６
００〜７００℃の熱処理をサマールドナー化抑制熱処理
と称する。
℃の熱処理をサーマルドナー生成熱処理といい、前記６
００〜７００℃の熱処理をサマールドナー化抑制熱処理
と称する。
【００１６】
【実施例】以下、実施例を挙げて本発明をさらに具体的
に説明する。
に説明する。
【００１７】実施例１〜９ 下記条件のシリコン基板を用いて拡散型シリコン素子基
板を製造した。 （１）育成方法：ＦＺ法 （５）方 位 ：
（１００） （２）直 径 ：１００ｍｍ （６）厚 さ ：
５６５μｍ （３）導電型 ：ｎ（燐ドープ）（７）面仕上げ ：
エッチド仕上げ （４）抵抗率 ：１００Ωｃｍ
板を製造した。 （１）育成方法：ＦＺ法 （５）方 位 ：
（１００） （２）直 径 ：１００ｍｍ （６）厚 さ ：
５６５μｍ （３）導電型 ：ｎ（燐ドープ）（７）面仕上げ ：
エッチド仕上げ （４）抵抗率 ：１００Ωｃｍ
【００１８】上記条件のシリコン基板に従来公知のＰＯ
Ｃｌ3 法で燐デポジションを行った後、基板表面の燐ガ
ラスを除去し、然る後、ドライブインを行った。
Ｃｌ3 法で燐デポジションを行った後、基板表面の燐ガ
ラスを除去し、然る後、ドライブインを行った。
【００１９】図１に示すごとく、ドライブイン工程で
は、最初に６５０℃で保持された拡散炉に上記燐デポジ
ションされたＦＺシリコン基板を挿入し、３．５℃／分
の昇温速度で１２８０℃まで昇温する。次に１２８０℃
で２５０時間保持し、基板表面から２１０μｍの深さま
で燐を拡散する。
は、最初に６５０℃で保持された拡散炉に上記燐デポジ
ションされたＦＺシリコン基板を挿入し、３．５℃／分
の昇温速度で１２８０℃まで昇温する。次に１２８０℃
で２５０時間保持し、基板表面から２１０μｍの深さま
で燐を拡散する。
【００２０】その後、１℃／分の降温速度で、４００℃
（実施例１〜３）、４５０℃（実施例４〜６）及び５０
０℃（実施例７〜９）までそれぞれ降温し、この温度で
１０時間保持してサーマルドナー生成熱処理を行った。
次に、３．５℃／分の昇温速度で６００℃（実施例１，
４，７）、６５０℃（実施例２，５，８）及び７００℃
（実施例３，６，９）までそれぞれ昇温し、この温度で
１０時間保持してサーマルドナー化抑制熱処理を行っ
た。
（実施例１〜３）、４５０℃（実施例４〜６）及び５０
０℃（実施例７〜９）までそれぞれ降温し、この温度で
１０時間保持してサーマルドナー生成熱処理を行った。
次に、３．５℃／分の昇温速度で６００℃（実施例１，
４，７）、６５０℃（実施例２，５，８）及び７００℃
（実施例３，６，９）までそれぞれ昇温し、この温度で
１０時間保持してサーマルドナー化抑制熱処理を行っ
た。
【００２１】なお、前記ドライブイン、サーマルドナー
生成熱処理及びサーマルドナー化抑制熱処理における雰
囲気ガスは窒素（Ｎ2 ）ガスと酸素（Ｏ2 ）ガスとの混
合ガスであり、その混合比は１０：３のものを用いた。
生成熱処理及びサーマルドナー化抑制熱処理における雰
囲気ガスは窒素（Ｎ2 ）ガスと酸素（Ｏ2 ）ガスとの混
合ガスであり、その混合比は１０：３のものを用いた。
【００２２】前記ドライブイン、サーマルドナー生成熱
処理及びサーマルドナー抑制熱処理が終了後、片面をラ
ツピング加工、次いで鏡面研磨加工を行い、厚さ２６０
μｍ（拡散層の厚さ、２１０μｍ＋高抵抗率層の厚さ５
０μｍ）の拡散型シリコン素子基板を製造した。
処理及びサーマルドナー抑制熱処理が終了後、片面をラ
ツピング加工、次いで鏡面研磨加工を行い、厚さ２６０
μｍ（拡散層の厚さ、２１０μｍ＋高抵抗率層の厚さ５
０μｍ）の拡散型シリコン素子基板を製造した。
【００２３】上記実験で得た拡散型シリコン素子基板に
パワーＭＯＳＦＥＴの製造工程でのゲート酸化、ソース
拡散に相当するシミレーシヨン熱処理（前記Ｎ2 ガスと
Ｏ2ガスとの混合ガス雰囲気での１１００℃、６０分→
１０００℃、６０分→１２００℃、３００分→１０００
℃、６０分の熱処理）を行った後、前記アルミニウム電
極シンタリングに相当する４５０℃、３００分の熱処理
（サーマルドナー生成熱処理）を上記と同じ雰囲気ガス
中でおこなった。
パワーＭＯＳＦＥＴの製造工程でのゲート酸化、ソース
拡散に相当するシミレーシヨン熱処理（前記Ｎ2 ガスと
Ｏ2ガスとの混合ガス雰囲気での１１００℃、６０分→
１０００℃、６０分→１２００℃、３００分→１０００
℃、６０分の熱処理）を行った後、前記アルミニウム電
極シンタリングに相当する４５０℃、３００分の熱処理
（サーマルドナー生成熱処理）を上記と同じ雰囲気ガス
中でおこなった。
【００２４】次に、表面に形成した熱酸化膜をフッ酸で
除去した後、広がり抵抗法（ＳＲ法）で広がり抵抗を測
定し、その測定値を換算して高抵抗率層の抵抗率を得た
〔応用物理、４５：４３、１９７６参照〕。その結果を
表１に示した。
除去した後、広がり抵抗法（ＳＲ法）で広がり抵抗を測
定し、その測定値を換算して高抵抗率層の抵抗率を得た
〔応用物理、４５：４３、１９７６参照〕。その結果を
表１に示した。
【００２５】なお、比較ため、前記サーマルドナー生成
熱処理及びサーマルドナー化抑制熱処理を行わない場合
も、前記と同じ方法で抵抗率を求め表１に比較例１とし
て併記した。
熱処理及びサーマルドナー化抑制熱処理を行わない場合
も、前記と同じ方法で抵抗率を求め表１に比較例１とし
て併記した。
【００２６】
【表１】
【００２７】表１の結果から、本発明の方法で得られた
拡散型シリコン素子基板においては、ＭＯＳ系パワー素
子の製造プロセスでサーマルドナー化しやすい４５０℃
前後の温度でのアルミニウム電極のシンタリングが行わ
れても高抵抗率層の抵抗率がほとんど変動しないことが
わかる。
拡散型シリコン素子基板においては、ＭＯＳ系パワー素
子の製造プロセスでサーマルドナー化しやすい４５０℃
前後の温度でのアルミニウム電極のシンタリングが行わ
れても高抵抗率層の抵抗率がほとんど変動しないことが
わかる。
【００２８】これは、本発明のサーマルドナー生成熱処
理及びサーマルドナー化抑制熱処理を行うことにより形
成されたＳｉx Ｏy 析出核が素子製造プロセスでの高温
度熱処理（例えば、前記ゲート酸化、ソース拡散）で近
傍に存在する酸素を取り込んで更に大きく成長し、もは
やほとんどサーマルドナー化しない形態、すなわち析出
物になったためと推察される。
理及びサーマルドナー化抑制熱処理を行うことにより形
成されたＳｉx Ｏy 析出核が素子製造プロセスでの高温
度熱処理（例えば、前記ゲート酸化、ソース拡散）で近
傍に存在する酸素を取り込んで更に大きく成長し、もは
やほとんどサーマルドナー化しない形態、すなわち析出
物になったためと推察される。
【００２９】これに対し、比較例１の結果から明らかな
ように、ドライブイン処理後、サーマルドナー生成熱処
理及びサーマルドナー化抑制熱処理処理を行わない場
合、すなわち拡散型シリコン素子基板を従来の技術で製
造した場合、４５０℃の熱処理をすると、高抵抗率層中
に存在する格子間酸素はサーマルドナー化し、その抵抗
率は１００Ωｃｍから７０Ωｃｍ前後まで低下してしま
う。
ように、ドライブイン処理後、サーマルドナー生成熱処
理及びサーマルドナー化抑制熱処理処理を行わない場
合、すなわち拡散型シリコン素子基板を従来の技術で製
造した場合、４５０℃の熱処理をすると、高抵抗率層中
に存在する格子間酸素はサーマルドナー化し、その抵抗
率は１００Ωｃｍから７０Ωｃｍ前後まで低下してしま
う。
【００３０】
【発明の効果】本発明の製造方法によれば、高抵抗率層
中に存在する格子間酸素はサーマルドナー化が制御さ
れ、サーマルドナーによる抵抗率の変動が防止でき、エ
ピタキシャル型シリコン素子基板を用いなくても、低コ
ストで得られる拡散型シリコン素子基板によりＭＯＳ系
パワー素子を製造することができる。
中に存在する格子間酸素はサーマルドナー化が制御さ
れ、サーマルドナーによる抵抗率の変動が防止でき、エ
ピタキシャル型シリコン素子基板を用いなくても、低コ
ストで得られる拡散型シリコン素子基板によりＭＯＳ系
パワー素子を製造することができる。
【図１】本発明方法の実施例における熱処理シーケンス
を示す図面である。
を示す図面である。
【図２】エピタキシャル型シリコン素子基板の断面構造
を示す図面である。
を示す図面である。
【図３】本発明方法により製造する拡散型シリコン素子
基板の断面構造を示す図面である。
基板の断面構造を示す図面である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤塚 武 新潟県中頚城郡頚城村大字城野腰新田596 番地−２ 直江津電子工業株式会社内 (72)発明者 岡田 淳一 新潟県中頚城郡頚城村大字城野腰新田398 番地−５ 信越半導体株式会社犀潟工場内
Claims (1)
- 【請求項１】 ＭＯＳ系パワー素子を製造するに用いる
拡散型シリコン素子基板の製造方法において、拡散工程
におけるドライブイン処理に続いて、４００〜５００℃
で１〜２０時間のサーマルドナー生成熱処理、次いで６
００〜７００℃で８〜２４時間のサーマルドナー化抑制
熱処理をそれぞれ酸素ガスを含む雰囲気ガス中で行う工
程を含むことを特徴とする拡散型シリコン素子基板の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254510A JP2572512B2 (ja) | 1992-09-24 | 1992-09-24 | 拡散型シリコン素子基板の製造方法 |
| US08/124,790 US5308789A (en) | 1992-09-24 | 1993-09-22 | Method of preparing diffused silicon device substrate |
| EP93115461A EP0591788A3 (en) | 1992-09-24 | 1993-09-24 | Method for preparing a diffused silicon substrate. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254510A JP2572512B2 (ja) | 1992-09-24 | 1992-09-24 | 拡散型シリコン素子基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112146A true JPH06112146A (ja) | 1994-04-22 |
| JP2572512B2 JP2572512B2 (ja) | 1997-01-16 |
Family
ID=17266058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254510A Expired - Fee Related JP2572512B2 (ja) | 1992-09-24 | 1992-09-24 | 拡散型シリコン素子基板の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5308789A (ja) |
| EP (1) | EP0591788A3 (ja) |
| JP (1) | JP2572512B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140309A (ja) * | 2004-11-12 | 2006-06-01 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2613498B2 (ja) * | 1991-03-15 | 1997-05-28 | 信越半導体株式会社 | Ｓｉ単結晶ウエーハの熱処理方法 |
| EP0709878B1 (en) * | 1994-10-24 | 1998-04-01 | Naoetsu Electronics Company | Method for the preparation of discrete substrate plates of semiconductor silicon wafer |
| US5892688A (en) * | 1996-06-28 | 1999-04-06 | Lsi Logic Corporation | Advanced modular cell placement system with iterative one dimensional preplacement optimization |
| JPH11135512A (ja) * | 1997-10-31 | 1999-05-21 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
| EP1131848B1 (de) * | 1998-10-23 | 2003-06-11 | EUPEC Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Verfahren zur herstellung eines leistungshalbleiters mit einer stoppzone |
| US6255185B1 (en) | 1999-05-19 | 2001-07-03 | International Business Machines Corporation | Two step anneal for controlling resistor tolerance |
| DE10150640B4 (de) * | 2001-10-12 | 2005-02-10 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Thyristor mit integriertem Überkopfzündschutz und Verfahren zu seiner Herstellung |
| US20050118802A1 (en) * | 2003-12-02 | 2005-06-02 | Chang-Sheng Tsao | Method for implementing poly pre-doping in deep sub-micron process |
| US20060089411A1 (en) * | 2004-08-07 | 2006-04-27 | Gierhart Dennis L | Treatment of Stargardt's disease and other lipofuscin disorders with combined retinaldehyde inhibitor and zeaxanthin |
| US20150294868A1 (en) * | 2014-04-15 | 2015-10-15 | Infineon Technologies Ag | Method of Manufacturing Semiconductor Devices Containing Chalcogen Atoms |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583375B2 (ja) * | 1979-01-19 | 1983-01-21 | 超エル・エス・アイ技術研究組合 | シリコン単結晶ウエハ−の製造方法 |
| FR2460479A1 (fr) * | 1979-06-29 | 1981-01-23 | Ibm France | Procede de caracterisation de la teneur en oxygene des barreaux de silicium tires selon la methode czochralski |
| JPS56137619A (en) * | 1980-03-31 | 1981-10-27 | Hitachi Ltd | Impurity diffusion into semiconductor |
| US4437922A (en) * | 1982-03-26 | 1984-03-20 | International Business Machines Corporation | Method for tailoring oxygen precipitate particle density and distribution silicon wafers |
| US4459159A (en) * | 1982-09-29 | 1984-07-10 | Mara William C O | Method for making semi-insulating substrate by post-process heating of oxygenated and doped silicon |
| JPS6310573A (ja) * | 1986-07-02 | 1988-01-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2604777B2 (ja) * | 1988-01-18 | 1997-04-30 | 松下電工株式会社 | 二重拡散型電界効果半導体装置の製法 |
| DE4035842A1 (de) * | 1990-11-10 | 1992-05-14 | Telefunken Electronic Gmbh | Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen |
| KR940009597B1 (ko) * | 1991-08-22 | 1994-10-15 | 삼성전자 주식회사 | 반도체장치의 게이트산화막 형성법 |
-
1992
- 1992-09-24 JP JP4254510A patent/JP2572512B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-22 US US08/124,790 patent/US5308789A/en not_active Expired - Fee Related
- 1993-09-24 EP EP93115461A patent/EP0591788A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140309A (ja) * | 2004-11-12 | 2006-06-01 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0591788A2 (en) | 1994-04-13 |
| US5308789A (en) | 1994-05-03 |
| JP2572512B2 (ja) | 1997-01-16 |
| EP0591788A3 (en) | 1995-03-01 |
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