JP2006140309A - 半導体装置の製造方法 - Google Patents

Abstract

【目的】高温長時間の分離拡散に伴ってシリコン基板に導入される高濃度の酸素に起因する結晶欠陥による耐圧特性への影響を低減できる半導体装置の製造方法の提供。
【構成】第二導電型の分離拡散層２の形成工程、該分離拡散層２により囲まれる前記半導体基板１の第一主面９への不純物ドーピングによる半導体機能領域の形成工程、前記半導体基板１を所要の厚さに減厚するための第二主面側の研削工程、研削後の第二主面への第二導電型不純物ドーピング層８の形成工程をこの順に少なくとも含む半導体装置の製造方法において、前記半導体機能領域の形成工程における１０００℃以上の熱処理を含むいずれかのプロセスの前に、第二主面に希ガス元素のイオン注入による結晶欠陥層を形成する工程を有する半導体装置の製造方法とする
【選択図】 図１

Description

本発明は電力変換装置などに使用されるパワー半導体装置に関する。詳しくは、分離拡散層を備え、双方向の耐圧特性を有する双方向デバイス、特には逆阻止絶縁ゲート形バイポーラトランジスタ（以降、逆阻止ＩＧＢＴと略す）を含む半導体装置の製造方法に関する。

図２の断面図に示す従来のプレーナ型接合のＩＧＢＴは、一方向（順方向）の耐圧の信頼性さえ確保できれば問題はなかった。これに対し、最近、半導体電力変換装置において、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換など、直接リンク形変換回路等のマトリクスコンバータ用途への双方向スイッチング素子の採用が、回路の小型化、軽量化、高効率化、高速応答化および低コスト化の観点から着目されている。そのような双方向スイッチング素子として、逆並列接続させた２個の逆阻止ＩＧＢＴにより構成したものが知られている。この逆阻止ＩＧＢＴは、図３の分離拡散層１１１を有する逆阻止ＩＧＢＴに示すように、逆耐圧を有効にするためにｎ型シリコン基板１１０の場合、両面または片面からｐ型となるボロンを拡散して両面をｐ型の拡散層により接続するアイソレーション拡散層（分離拡散層）１１１を備え、この分離拡散層１１１で囲まれた内側の前記ｎ型シリコン基板１１０の表面１１２側に、ＭＯＳ構造１１３を含む半導体素子機能領域１１４と耐圧構造部１１５を、裏面側に前記分離拡散層に導電接続されるコレクタ層（分離拡散層と同一導電型）１１６をそれぞれ配置し、斜線で示す所要の金属電極１１７、１１８、１１９を形成したものである（特許文献１）。しかし、このタイプの逆阻止ＩＧＢＴはオン電圧特性とターンオフ損失特性との間にトレードオフ関係が成立し易く、また、それらの両電気特性を共に改善することが難しいため、市場からの特性改善の要求に応じきれないことがある。

これに対し、図４に示すように、前述の特許文献１にも記載される片側から分離拡散層２０２を形成した構造の逆阻止ＩＧＢＴに、さらに、安価で、厚さの薄いＦＺシリコン基板２００を採用したＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒoｕｇｈ）ウェハ（たとえば、仕上がり厚さ６００Ｖ耐圧で１００μｍ、１２００Ｖ耐圧で１８０μｍ程度）を用い、コレクタ層２０１厚を０．１μｍ乃至２μｍ程度に薄くし、その不純物濃度を低く適切に制御して、コレクタ層２０１からの少数キャリアの注入を低注入にコントロールすることにより、前述のオン電圧特性とターンオフ損失に関するトレードオフ関係を改善し、共に小さくできるようにした低注入逆阻止ＩＧＢＴも知られている（特許文献２）。
さらに、逆阻止ＩＧＢＴとして、図５に示すように、ｎ型シリコン基板３００の上面からは選択的にｐ型分離領域３０１を、同底面からは全面にｐ型不純物拡散層３０２をそれぞれ同時拡散により形成し、ｐ型分離領域３０１により囲まれたシリコン基板３００を素子形成領域として規定することにより、双方向の耐圧を保持でき、かつ信頼性の高いＩＧＢＴなどの半導体装置を形成する発明が示されている（特許文献３―要約）。
特開平７−３０７４６９号公報 特開２００２−３１９６７６号公報 特開２００４−１６５６１９号公報

しかしながら、前述の特許文献１〜３に示す逆阻止ＩＧＢＴは、シリコン基板の一方の主面からの片側拡散または両面からの拡散によって両主面を前記基板とは異なる導電型の拡散層で接続するように形成する分離拡散を必要とするため、厚い基板を必要とする高耐圧にすればするほど、分離拡散のための時間が必然的に長くなり、特に６００Ｖ以上の高耐圧ＩＧＢＴでは高温長時間拡散の影響により、高温逆漏れ電流が大きくなり、逆耐圧が順耐圧より小さくなり易いなどの現象が見られるようになる。さらに、１２００Ｖ以上の高耐圧ＩＧＢＴでは、逆耐圧が増加しにくくなることの対策として、あらかじめ、基板の比抵抗を通常より高くしたり、基板を厚くするように設計することが必要になる。ところが、基板の比抵抗を通常より高くしたり、基板を厚くすることは半導体特性を低下させる一因でもあるため、高耐圧にすればするほど、次第に実用的な対策とは言えなくなるという問題が生じる。

以下、その原因について説明する。前記分離拡散に必要な高温で長時間の熱処理は、ｎ型シリコン基板表面の面荒れを防ぐために酸素雰囲気中で行われる。前記熱処理条件は、たとえば、耐圧６００Ｖ用デバイスでは１３００℃で１００時間程度、１２００Ｖ用の耐圧デバイスでは１３００℃で２００時間程度である。このような高温長時間の熱処理が酸素雰囲気でシリコン基板に加えられると、酸素は、特に１３００℃でのシリコン基板中の酸素の拡散係数が極めて大きいことに加えて、処理時間が長いので（１００時間以上）、基板の厚さ全体に亘ってほぼ一様にフラットな固溶限濃度分布となる程度にまで取り込まれる。しかも、取り込まれた酸素は、ドナー化してドリフト層の不純物濃度を高くして耐圧を低下させたり、この高濃度酸素に起因する結晶欠陥を引き起こし、順逆漏れ電流を増大させ、順耐圧、逆耐圧低下の原因となる。これに対して、前記特許文献３に記載の発明は、半導体基板の厚さを２分する厚さに裏面から全面に形成された不純物拡散層をゲッタリングサイトとして機能させ、分離拡散層の形成時に導入される高濃度の酸素に起因する欠陥を低減または除去することにより、双方向耐圧を保持しようとするものである。

本発明は、以上述べた高温長時間の分離拡散を必要とする半導体装置の製造方法に伴う問題点に鑑みてなされたものであり、その目的とするところは、高温長時間の分離拡散に伴ってシリコン基板に導入される高濃度の酸素に起因する結晶欠陥による耐圧特性への影響を低減できる半導体装置の製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、前記目的は、第一導電形の半導体基板の第一主面と第二主面とを前記半導体基板とは異なる導電型の拡散層により接続するための第二導電型の分離拡散層の形成工程、該分離拡散層により囲まれる前記半導体基板の第一主面への不純物ドーピングによる半導体素子機能領域の形成工程、前記半導体基板を所要の厚さに減厚するための第二主面側の研削工程、該研削後の第二主面への第二導電型不純物ドーピング層の形成工程をこの順に少なくとも含む半導体装置の製造方法において、前記第二導電型分離拡散層の形成後、前記半導体素子機能領域の形成工程における１０００℃以上の熱処理を含むいずれかの処理プロセスの前に、第二主面に希ガス元素のイオン注入による結晶欠陥含有層を形成する工程を備える半導体装置の製造方法とすることにより、達成される。

特許請求の範囲の請求項２記載の発明によれば、希ガス元素が元素記号Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｒｎで示されるいずれかの元素である請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、半導体装置が絶縁ゲート形バイポーラトランジスタである請求項１または２記載の半導体装置の製造方法とすることが好適である。
特許請求の範囲の請求項４記載の発明によれば、半導体素子機能領域の形成工程における１０００℃以上の熱処理を含む処理プロセスがｐ^＋ウェル層形成工程とｐチャネル層形成工程と第二ｐ^＋層形成工程を含むことを特徴とする請求項３記載の半導体装置の製造方法とすることがいっそう好ましい。

前述の本発明によれば、高温長時間の分離拡散に伴ってシリコン基板に導入される高濃度の酸素に起因する結晶欠陥による耐圧特性への影響を低減できる半導体装置の製造方法を提供することができる。

図１は本発明にかかる半導体装置の製造方法により作成された逆阻止絶縁ゲート形バイポーラトランジスタ（以下逆阻止ＩＧＢＴと略す）に用いられる半導体基板の断面図である。図６、図７はそれぞれ本発明にかかり、希ガス元素として元素記号Ａｒで表されるアルゴンを用いたイオン注入工程の有無に対する逆阻止ＩＧＢＴの順漏れ電流、逆漏れ電流への影響を示す図である。図８から図１４に至る各図は、この発明の実施例にかかる逆阻止ＩＧＢＴの製造方法を、工程順に並べたシリコン基板の要部断面図により示したものである。本発明の要旨を超えない限り、本発明は、以下説明する実施例の記載に限定されるものではない。
この逆阻止ＩＧＢＴは順逆共１２００Ｖ耐圧の実施例である。厚さ５２５μｍで不純物濃度７．５×１０^１３ｃｍ^−３のＦＺ−ｎ型シリコン基板１ａの表面９に厚さ２．４μｍの初期酸化膜１１を形成し、後工程でｐベース層３が形成される箇所の周辺部に幅１００μｍに開口部１２をフォトエッチングにより形成する（図８）。以下説明する断面図はシリコン基板のうち、ＩＧＢＴの一素子分に相当する個所の断面である。

つぎに、表面９にボロンソースを塗布して熱処理することで、ボロンのデポジションを行い、ボロンデポジション領域１３を形成する（図９）。
つぎに、ボロンガラスエッチングを行い酸化膜中のボロンを除去した後、１２００℃以上の温度において酸素雰囲気中で深さ２００μｍまでボロンをドライブ拡散してｐ⁺型分離拡散層２を形成する（図１０）。
つぎに、分離拡散層用のマスク酸化膜１１を除去した後、分離拡散層２で囲まれた表面９側にゲート酸化膜５、ポリシリコンゲート電極６を形成する。ここで、本発明にかかる処理として、裏面からＡｒ（アルゴン）をドーズ量１×１０^１５ｃｍ^−２、加速電圧１００ｋｅＶでイオン注入する。この処理は裏面に意図的にイオン注入による結晶歪層（結晶欠陥含有層）１ｂを形成しておき、その後、１０００℃以上の高温熱処理を履歴させることにより、ＩＧＢＴの動作領域から前記結晶歪層（結晶欠陥含有層）に酸素ドープに起因する欠陥を取り込む（エクストリンシックゲッタリング）ためである。次に前記ポリシリコンゲート電極６および絶縁用酸化膜をマスクとしてｐ^＋ウェル層３ａを１１００℃で２００分およびｐベース層（チャネル層）３ｂを１１５０℃で１２０分それぞれボロンのイオン注入および所定のドライブ拡散により形成する。この段階では、裏面側に前記結晶歪層（結晶欠陥含有層）１ｂの形成後に１１００℃の熱処理が加えられているので、前述の分離拡散時に導入された高濃度酸素に起因する結晶欠陥は裏面側の結晶歪層（結晶欠陥含有層）１ｂにゲッタリングされ、ＩＧＢＴの動作領域内に形成された前記酸素起因の結晶欠陥の密度が小さくなる。次に、ｎ⁺ エミッタ層４および第二p^＋層３cをそれぞれ砒素およびボロンのイオン注入により形成し、１０００℃で３０分のアニール熱処理により前記各注入イオンを活性化させる。次に、エミッタ電極７およびポリイミド膜などからなるパッシベーション膜（図示せず）等を通常のプレーナゲート型ＩＧＢＴと同様の方法およびパターンで形成する（図１１）。さらに、ＩＧＢＴの逆漏れ電流を低減するために、電子線を６Ｍｒａｄで導入する。また、高速化を図るために、ライフタイムキラーとしての機能を奏する電子線照射やヘリウム照射を行うこともある。

つぎに、裏面を削ってシリコン基板を２００μｍ程度の厚さにし、さらに、前記研削によってできた研削歪層などのストレスの除去のために化学エッチングや化学的機械的ポリッシング（ＣＭＰ）を加えて、最終的にＦＺシリコン基板１aの厚さを１８０μｍ程度にし、その削り面１０にｐ⁺型分離拡散層２を露出させる（図１２）。この段階で、裏面にゲッタリングされた結晶欠陥を多く含む層は研削により除去される。研削後のシリコン基板を符号１とする。前記ストレスの除去を化学エッチングによる場合は、エッチングレートを０．２５μｍ／秒〜０．４５μｍ／秒にして処理すると、エッチングムラの少ない良好な基板面状態が得られる。化学的機械的ポリッシングの場合は、ポリッシング量を３μｍ程度以上にすると、歪が充分に除去できる。特に化学的機械的ポリッシングは裏面研削後の歪面を少ないポリッシング量で除去して良好な鏡面とすることができ、とりわけ、逆阻止ＩＧＢＴの逆耐圧特性の改善に有効である。

つぎに、裏面１０に、ドーズ量５×１０¹³ｃｍ^-2のボロンをイオン注入して３５０℃程度で１時間程度の低温アニールを行い、活性化したボロンのピーク濃度が１×１０¹⁷ｃｍ^-3程度で、厚みが１μｍ程度の裏面のｐ⁺ コレクタ層８を形成する。この結果、前記裏面ｐ⁺ コレクタ層８と前記のｐ⁺型分離拡散層２は導電接続される（図１３）。
つぎに、コレクタ電極８−１をオーム接触になるように形成して、ＦＺシリコン基板１を分離拡散層の中央２−１で切断すると（図１４）、本発明にかかる逆阻止ＩＧＢＴが製造される。
また、前記の裏面のｐ⁺ コレクタ層８のピーク濃度が５×１０¹⁶ｃｍ^-3未満では、注入効率が低下して、オン電圧が上昇する。また、逆電圧印加時にｐ⁺ コレクタ層８が完全に空乏化して逆耐圧も低下する。一方、１×１０¹⁸ｃｍ^-3を超える注入される少数キャリアが増加して逆回復電流も増大するので、ピーク濃度は５×１０¹⁶ｃｍ^-3以上で１×１０¹⁸ｃｍ^-3以下が望ましい。

さらに、裏面のｐ⁺ コレクタ層８の厚さが０．１μｍ未満では、空乏層がコレクタ電極８−１に達しやすくなり、逆耐圧が確保出来なくなる。一方、厚さが２μｍを超えるとボロンイオン注入時の必要エネルギーが１ＭｅＶを超えて、特殊なイオン注入装置が必要となるため、コレクタ層８の厚みは０．１μｍ以上で、２μｍ以下が望ましい。
図６にＡｒ（アルゴン）のイオン注入の有り、無しの場合について、本発明にかかる逆阻止ＩＧＢＴの室温における順漏れ電流値を、図７にＡｒのイオン注入の有り、無しの場合について、同じく室温における逆漏れ電流値をそれぞれ示した（図６ではＡｒのイオン注入有りなしをＡｒインプラ有りなしと記載、図７でも同様）。図６と図７によれば、裏面からＡｒのイオン注入を行うと、順、逆漏れ電流はそれぞれ２×１０^−６Ａ、８×１０^−６Ａであり、イオン注入を行わない場合はそれぞれ４×１０^−６Ａ、１６×１０^−６Ａであるので、裏面からＡｒのイオン注入を行うと、イオン注入を行わない場合に比べて順逆とも約半分になることが分かる。このことは、前述のように、高温長時間の分離拡散に伴ってシリコン基板に導入される高濃度の酸素に起因する結晶欠陥が、裏面からのＡｒのイオン注入に基づく結晶欠陥含有層によってゲッタリングされた結果、酸素ドープに起因する結晶欠陥が低減できたための効果と思われる。さらに、高ドーズ化、高加速電圧化されたイオン注入を行えば、さらに結晶欠陥の幅や、密度が増加するので、ゲッタリング効率もさらに向上し、漏れ電流もいっそう低減することができると思われる。この裏面からのＡｒのイオン注入に基づく結晶欠陥含有層は前記ゲッタリング効果を奏した後に、裏面研削工程により除去されるので、完成した逆阻止ＩＧＢＴに残って二次的な悪影響を及ぼすこともない。前記実施例では希ガス元素としてＡｒ（アルゴン）を用いたが、他の希ガス元素を用いた場合も同様な効果が得られた。この結果、本発明にかかる、裏面からの希ガス元素のイオン注入を含む半導体装置の製造方法によれば、逆阻止ＩＧＢＴの順逆耐圧の良品率を９０％以上にすることができた。

また、前述の実施例では、逆阻止ＩＧＢＴの製造方法について説明したが、本発明は、逆阻止ＩＧＢＴだけでなく、分離拡散層を備えるダイオード、従来のＩＧＢＴなど他の半導体装置にも同様に適用できる。

本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの模式的断面図 従来の絶縁ゲート形バイポーラトランジスタの模式的断面図 従来の分離拡散タイプの逆阻止絶縁ゲート形バイポーラトランジスタの模式的断面図 従来片面分離拡散タイプの低注入逆阻止絶縁ゲート形バイポーラトランジスタの模式的断面図 従来の両面分離拡散タイプの逆阻止絶縁ゲート形バイポーラトランジスタの要部断面図 本発明にかかる希ガス元素のイオンとしてＡｒイオン注入の有無の場合の順漏れ電流への影響を示す図 本発明にかかる希ガス元素のイオンとしてＡｒイオン注入の有無の場合の逆漏れ電流への影響を示す図 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その１） 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その２） 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その３） 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その４） 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その５） 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その６） 本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その７）

符号の説明

１ シリコン基板（半導体基板）
２ 分離拡散層
３ａ ｐ^＋ウェル層
３ｂ ｐベース層（ｐチャネル層）
３ｃ 第二ｐ^＋層
４ ｎ^＋エミッタ層
５ ゲート酸化膜
６ ゲート電極
７ エミッタ電極
８ コレクタ層
９ 表面（第一主面）
１０ 裏面（第二主面）
１１ 酸化膜
１２ 開口
１３ ボロンデポジション層。

Claims (4)

1. 第一導電形の半導体基板の第一主面と第二主面とを前記半導体基板とは異なる導電型の拡散層により接続するための第二導電型の分離拡散層の形成工程、該分離拡散層により囲まれる前記半導体基板の第一主面への半導体素子機能領域の形成工程、前記半導体基板を所要の厚さに減厚するための第二主面側の研削工程、該研削後の第二主面への第二導電型不純物ドーピング層の形成工程をこの順に少なくとも含む半導体装置の製造方法において、前記第二導電型分離拡散層の形成後、前記半導体素子機能領域の形成工程における１０００℃以上の熱処理を含むいずれかの処理プロセスの前に、第二主面に希ガス元素のイオン注入による結晶欠陥含有層を形成する工程を備えることを特徴とする半導体装置の製造方法。
2. 希ガス元素が元素記号Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｒｎで示されるいずれかの元素であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 半導体装置が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 半導体素子機能領域の形成工程における１０００℃以上の熱処理を含む処理プロセスがｐ^＋ウェル層形成工程とｐチャネル層形成工程と第二ｐ^＋層形成工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。

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