JP4867518B2

JP4867518B2 - 半導体装置の製造方法

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Publication number: JP4867518B2
Application number: JP2006212488A
Authority: JP
Inventors: 裕戸松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-08-03
Filing date: 2006-08-03
Publication date: 2012-02-01
Anticipated expiration: 2026-08-03
Also published as: JP2008041836A

Description

本発明は、半導体素子の形成された半導体基板に裏面電極を形成してなる半導体装置の製造方法に関するものである。

従来、半導体素子の形成された半導体基板の裏面に、裏面電極を形成してなる半導体装置の製造方法として、例えば特許文献１が開示されている。

特許文献１に示される製造方法は、半導体基板に多層膜からなる裏面電極を形成した後、３００℃以上の不活性ガス雰囲気下で３分以上熱処理をすることで、裏面電極と半導体基板との間にシンター層を形成するようにしている。
特開平９−１６２１３９号公報

特許文献１に示される製造方法によれば、シンター層を形成することにより、裏面電極を構成する膜（Ｎｉ膜）から半導体基板に構成された素子への重金属（Ｆｅ）の拡散を防止し、オン電圧（半導体素子としての絶縁ゲートバイポーラトランジスタのＶｃｅ（ｓａｔ））の変動を抑制することが可能である。

しかしながら、裏面電極形成前の時点で、半導体基板の内部には、製造プロセスに起因する重金属が既に存在する。特許文献１においてはこのような重金属の影響は考慮されていない。仮に、特許文献１に示される製造方法において、半導体基板にゲッタリング層を形成し、シンター層形成時の熱処理によって重金属をゲッタリング層に捕獲しようとしても、裏面電極を構成する多層膜間での相互拡散の制約によって熱処理時間が制約されるため、半導体基板内の重金属をゲッタリング層に十分に捕獲させることができない。すなわち、半導体基板内の重金属によって素子特性が劣化する。

また、特許文献１に示される製造方法によれば、シンター層を形成するために、不活性ガス雰囲気とする必要があるため、熱処理コストが高い（製造コストが増加する）という問題も生じる。

本発明は上記問題点に鑑み、半導体基板内の重金属による素子特性の劣化と製造コストをともに低減できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成する為に請求項１に記載の半導体装置の製造方法は、半導体基板にゲッタリング層を形成するゲッタリング層形成工程と、ゲッタリング層の形成された半導体基板を熱処理する熱処理工程と、熱処理工程の前に、半導体素子として、半導体基板に熱処理以上の温度を必要とする部位までを少なくとも形成する素子形成工程と、熱処理工程後、半導体基板の裏面に、熱処理未満の温度をもって半導体素子の裏面電極を形成する裏面電極形成工程と、を備えることを特徴とする。

このように本発明によれば、裏面電極を形成する前に、ゲッタリング層の形成された半導体基板を熱処理する。したがって、裏面電極による熱処理時間の制約がないので、製造プロセスに起因して半導体基板内に存在するＦｅ等の重金属を、ゲッタリング層に十分に捕獲することができる。すなわち、半導体基板内の重金属による素子特性の劣化を低減することができる。なお、熱処理工程後においては、熱処理未満の温度を要する工程を実施するので、重金属をゲッタリング層に保持することができる。

また、不活性ガス雰囲気を必要としないので、製造コストを低減することができる。

なお、ゲッタリング層は、半導体基板のうち、半導体素子の特性に影響のない領域に形成されるものであり、その形成タイミングとしては、少なくとも、熱処理工程の前に形成されれば良い。素子形成工程の前、素子形成工程中、及び素子形成工程後のいずれも可能であるが、好ましくはゲッタリング層の形成によって素子特性を劣化させないタイミングが良い。具体的には、イントリンシックゲッタリング（ＩＧ）層、ボロン（Ｂ）イオン注入シリコン層、リン（Ｐ）イオン注入層、ボロン（Ｂ）拡散層、酸素（Ｏ）イオン注入シリコン層、機械的ダメージ層、多結晶シリコン層などを採用することができる。

また、本発明においては、素子形成工程を、半導体素子の形成だけでなく、電極を含む配線、コンタクトホール、層間絶縁膜、保護膜（パッシベーション膜）などの所謂配線工程も含むものとしている。したがって、熱処理以上の温度を必要とする部位とは、半導体素子の構成要素に限定されるものではなく、電極等も含まれる。

請求項２に記載のように、素子形成工程において、表面電極を含んで半導体素子を形成し、熱処理工程において、ゲッタリング層と、表面電極を含む半導体素子とが形成された半導体基板を、半導体素子の機能を損なわない温度で熱処理すると良い。

このように本発明によれば、所謂表面デバイス（半導体基板の表面上の最上部となる保護膜形成まで）の完了後に熱処理を実施する。すなわち、裏面電極形成の直前に熱処理を実施する。したがって、捕獲された重金属をゲッタリング層に保持させる上で表面デバイスの形成を考慮しなくとも良く、工程設計が容易となる。

なお、熱処理においては、表面電極を含む半導体素子の機能を損なわない温度で熱処理するので、表面デバイス完了後に熱処理を実施しても、素子特性を劣化させることはない。

請求項３に記載のように、熱処理工程後、裏面電極を形成する前に、ゲッタリング層の少なくとも一部を除去する除去工程を備え、裏面電極形成工程において、ゲッタリング層の少なくとも一部が除去された半導体基板の面に、裏面電極を形成することが好ましい。

このように本発明によれば、重金属を捕獲したゲッタリング層の少なくとも一部を除去してから裏面電極を形成する。したがって、形成された半導体装置を高温（例えば１５０℃程度）で動作させたとしても、半導体基板内に存在する重金属の量が除去によって減少しているので、重金属による素子特性の劣化を低減することができる。

また、ゲッタリング層の少なくとも一部を除去するので、これにより半導体基板の厚さを所望の厚さに調整することも可能である。

なお、熱処理温度が低いほうが、緩和型（例えばＩＧ層を採用）においては固溶度が小さく、偏析型（例えばＢイオン注入シリコン層を採用）においては偏析係数が大きくなるため、半導体基板（シリコン）から重金属が析出しやすくなる。本発明者が確認したところ、請求項４に記載のように、熱処理工程において、熱処理温度を、１７０℃以上３７５℃以下の範囲内、より好ましくは請求項５に記載のように、熱処理温度を、２２０℃以上３００℃以下の範囲内とすると、半導体基板内の重金属による素子特性の劣化を効率よく低減できることが明らかとなった。

なお、半導体素子としては、半導体基板の表裏面に、半導体素子と電気的に接続される電極がそれぞれ形成される構成のものであれば採用することができる。例えば、請求項６に記載のように、半導体素子としてパンチスルー型の絶縁ゲートバイポーラトランジスタを採用する場合には、ゲッタリング層形成工程において、半導体基板のうち、半導体素子のコレクタ層を構成する領域にゲッタリング層を形成すれば良い。

このように本発明によれば、素子特性に影響のないコレクタ層を構成する領域にゲッタリング層（例えばＩＧ層）を形成する。したがって、半導体装置（半導体素子）を高温（例えば１５０℃程度）で動作させた際の、素子特性に影響を与える部分（バッファ層）の重金属汚染量（汚染濃度）の変化を小さくすることができる。すなわち、ライフタイム制御をしなくとも、オン電圧（Ｖｃｅ（ｓａｔ））の変動を小さくすることができる。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る製造方法を適用した半導体装置の要部の概略構成を示す断面図である。

図１に示すように、本実施形態に係る半導体装置１００は、半導体基板１０１に構成された半導体素子として、プレーナゲート構造のパンチスルー型ＩＧＢＴ（Insulated GateBipolar Transistor）を含むものである。

半導体基板１０１は、コレクタ層１０２としてのｐ導電型（ｐ＋）の基板（例えば濃度が１×１０^１８ｃｍ^−３程度）と、コレクタ層１０２上に配置されたバッファ層１０３としてのｎ導電型（ｎ＋）のエピ層（例えば濃度が１×１０^１８ｃｍ^−３程度）と、バッファ層１０３上に配置されたドリフト層１０４としてのｎ導電型（ｎ−）のエピ層（例えば濃度が１×１０^１４ｃｍ^−３程度）とにより構成される。

コレクタ層１０２には、その一部として、他の半導体基板１０１の部位よりも結晶欠陥を多く含むゲッタリング層１０２ａが含まれている。本実施形態に係るゲッタリング層１０２ａは、酸素を析出させてなるイントリンシックゲッタリング（ＩＧ）層として構成されている。なお、符号１０２ｂは、コレクタ層１０２にゲッタリング層１０２ａを形成することにより構成された無欠陥層１０２ｂである。

半導体基板１０１の表面領域、すなわちドリフト層１０４の表面領域には、ＩＧＢＴの形成領域において、複数のｐ導電型（ｐ）のベース領域１０５が選択的に形成されており、このベース領域１０５の表面領域には、ｎ導電型（ｎ＋）のエミッタ領域１０６（例えば濃度が１×１０^１９ｃｍ^−３程度）が選択的に形成されている。そして、ベース領域１０５及びエミッタ領域１０６に接するように、ドリフト層１０４の表面上に、エミッタ電極１０７が形成されている。

また、ドリフト層１０４の表面上には、ゲート絶縁膜（図示略）を介して、ゲート電極１０８が形成されている。このゲート電極１０８は、ベース領域１０５のチャネルが形成される部分、すなわちドリフト層１０４とエミッタ領域１０６との間の部分の表面上に形成されている。なお、エミッタ電極１０７とゲート電極１０８は、層間絶縁膜１０９によって電気的に絶縁されている。本実施形態に係る層間絶縁膜１０９は、少なくともＢＰＳＧを含む構成されている。

半導体基板１０１の裏面上、すなわち、コレクタ層１０２（本実施形態においてはゲッタリング層１０２ａ）のバッファ層１０３が配置される側の裏面上には、コレクタ電極１１０が形成されている。このコレクタ電極１１０が、特許請求の範囲に記載の裏面電極に相当する。

なお、図１に示す符号１１１は、半導体基板１０１（ドリフト層１０４）の素子形成領域の周辺領域において、ベース領域１０５を取り囲んで形成された電界集中抑制部としてのＰ導電型（Ｐ）のガードリングである。このようにガードリング１１１を採用すると、ドリフト層１０４とベース領域１０５との間のＰＮ接合への逆バイアス印加により形成される空乏層が、ＩＧＢＴ素子の周辺へ広がるため、ＩＧＢＴ素子形成領域の端部における電界集中を抑制することができる。また、図１に示す符号１１２は、ＬＯＣＯＳ酸化膜であり、符号１１３は、保護膜（パッシベーション膜）である。

次に、上記構成の半導体装置１００におけるＩＧＢＴの動作を説明する。エミッタ電極１０７とコレクタ電極１１０との間に所定のコレクタ電圧を、エミッタ電極１０７とゲート電極１０８との間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、ベース領域１０５のエミッタ領域１０６とドリフト層１０４との間の部分がｎ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極１０７より電子がドリフト層１０４に注入される。そして、注入された電子により、コレクタ層１０２と反りフと層１０４が順バイアスされ、これによりコレクタ層１０２からバッファ層１０３を介してホールが注入されてドリフト層１０４の抵抗が大幅に下がり、ＩＧＢＴの電流容量が増大する。また、エミッタ電極１０７とゲート電極１０８との間にオン状態で印加されていた、ゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、ｎ型に反転していたチャネル領域がｐ型の領域に戻り、エミッタ電極１０７からの電子の注入が止まる。この注入停止により、コレクタ層１０２からのホールの注入も止まる。その後、ドリフト層１０４に蓄積されていたキャリア（電子とホール）が、それぞれコレクタ電極１１０とエミッタ電極１０７から排出されるか、又は、互いに再結合して消滅する。なお、本実施形態においては、コレクタ層１０２とドリフト層１０４との間にバッファ層１０３を設けているので、順方向ブロッキングモード時において、空乏層の延びがバッファ層１０３で遅くなり、高い耐圧を得ることができる。

次に、このように構成される半導体装置１００の製造方法について、図２（ａ）〜（ｃ）を用いて説明する。図２は、第１実施形態に係る半導体装置１００の製造方法を示す工程別断面図であり、（ａ）は、研削除去までの前工程、（ｂ）は除去工程、（ｃ）は裏面電極形成工程である。

図２（ａ）に示すように、先ず、コレクタ層１０２となる基板を準備し、コレクタ層１０２の一部として、ゲッタリング層１０２ａを形成する。本実施形態においては、濃度が１×１０^１８ｃｍ^−３程度のｐ導電型（ｐ＋）の基板をコレクタ層１０２として準備し、この基板に対して、５５０〜８５０℃程度の熱処理を施すことにより、コレクタ層１０２の内部に酸素を析出させて、イントリンシックゲッタリング（ＩＧ）層を形成した。このとき、ゲッタリング層１０２ａの形成とともに、コレクタ層１０２の表面領域に無欠陥層１０２ｂが形成された。

次に、ゲッタリング層１０２ａを含むコレクタ層１０２の一表面上（半導体基板１０１の表面側）に、例えばＣＶＤ法によって、バッファ層１０３としてのｎ導電型（ｎ＋）のエピ層を形成する。本実施形態においては、バッファ層１０３として、厚さが５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となるようにした。

バッファ層１０３形成後、バッファ層１０３の一表面上（半導体基板１０１の表面側）に、例えばＣＶＤ法によって、ドリフト層１０４としてのｎ導電型（ｎ−）のエピ層を形成する。本実施形態においては、バッフドリフト層１０４として、厚さが８０μｍ程度、濃度が１×１０^１４ｃｍ^−３程度となるようにした。以上が半導体基板１０１の準備工程である。

半導体基板１０１の準備後、半導体基板１０１の表層領域、すなわち、ドリフト層１０４の表面領域に、半導体素子としてのＩＧＢＴを形成する。具体的には、図２（ａ）に示すように、先ずドリフト層１０４の表面領域にｐ型の不純物（例えばボロン）を選択的に注入・拡散させて、ガードリング１１１を形成し、図示されないゲート絶縁膜とＬＯＣＯＳ酸化膜１１２を形成する。次に、ポリシリコンに不純物を導入してなるゲート電極１０８（本実施形態においては濃度が１×１０^２０ｃｍ^−３程度）を選択的に形成し、ゲート電極１０８をマスクとしてドリフト層１０４の表面領域に、ｐ型の不純物（例えばボロン）を注入・拡散させてなるベース領域１０５を選択的に形成する。さらに、ベース領域１０５の表面領域に、ｎ型の不純物（例えばリン）を注入・拡散させてなるエミッタ領域１０６を選択的に形成する。これにより半導体素子（ＩＧＢＴ）が構成される。一般的には以上の工程が素子形成工程であるが、本実施形態においては、以下に示す表面側の配線工程も素子形成工程の一部とする。

次に、ドリフト層１０４の表面上に、選択的に層間絶縁膜１０９を形成する。本実施形態においては、ベース領域１０５、エミッタ領域１０６、及びゲート電極１０８上に、ＢＰＳＧからなる層間絶縁膜１０９を形成する。なお、形成方法としては、ＣＶＤ法を採用することができる。また、形成された層間絶縁膜１０９に図示されないコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜１０９上に、例えばスパッタ法によりアルミニウム系材料を堆積させ、パターニングして、エミッタ電極１０７を形成する。そして、半導体基板１０１の表面上に、保護膜１１３を形成することにより、素子形成工程、換言すれば表面デバイス工程が完了となる。なお、本実施形態においては、スピンコート法を用いて、ポリイミドからなる保護膜１１３を形成した。以上が本実施形態における素子形成工程である。

素子形成工程後、図２（ａ）に示される構成の半導体基板１０１に対し、素子特性を劣化させない低温で熱処理（アニール）する熱処理工程を実施する。この熱処理工程は、ゲッタリング層１０２ａに、不純物導入（イオン注入）などの製造プロセスに起因して、半導体基板１０１に導入されたＦｅ等の不純物を捕獲させることを目的としている。

なお、熱処理温度が低いほうが、緩和型（例えばＩＧ層を採用）においては固溶度が小さく、偏析型（例えばＢイオン注入シリコン層を採用）においては偏析係数が大きくなるため、半導体基板１０１から重金属が析出しやすくなる。しかしながら、熱処理温度が低いほど、重金属をゲッタリング層１０２ａに拡散させるために長い時間を必要とする。これに対し、本実施形態においては、裏面電極であるコレクタ電極１１０を形成する前に熱処理を実施する。したがって、裏面電極による熱処理時間の制約がなく、半導体基板１０１を低温長時間アニールすることができる。すなわち、重金属をゲッタリング層１０２ａに十分に捕獲することができる。

また、ゲッタリング層１０２ａに重金属を捕獲したとしても、その後工程において、熱処理以上の温度を印加すると、ゲッタリング層１０２ａから重金属が逃げ出すことも考えられる。これに対し、本実施形態においては、素子形成工程（表面デバイス工程）の完了後に熱処理を実施する。したがって、ゲッタリング層１０２ａに重金属を保持することができる。また、工程設計が容易である。

また、熱処理温度を、素子特性を劣化させない低温としているので、熱処理によって半導体素子の機能を損なうこともない。

なお、本発明者は、熱処理温度と熱処理時間を変化させ、それにより得られた半導体装置１００を、１５０℃で２０００時間放置し、オン電圧（Ｖｃｅ（ｓａｔ））の変動率を調査した。その結果を図３及び図４に示す。図３は、熱処理時間を２４時間とした際の、熱処理温度とＶｃｅ（ｓａｔ）変動率低減効果との関係を示す図である。図４は、熱処理時間とＶｃｅ（ｓａｔ）変動率低減効果との関係を示す図である。なお、図３及び図４においては、Ｖｃｅ（ｓａｔ）変動率低減効果として、熱処理なしを１．０としてその比を示している。

図３に示すように、得られたデータを例えば最小２乗法を用いて近似した曲線から、１７０℃以上、３７５℃以下の範囲において、Ｖｃｅ（ｓａｔ）変動率低減効果が１．０以下、好ましくは２２０℃以上、３００℃以下の範囲でＶｃｅ（ｓａｔ）変動率低減効果が０．７以下、より好ましくは２５０℃付近で、Ｖｃｅ（ｓａｔ）変動率低減効果が最小（０．６前後）となることが明らかとなった。

また、図３において特にＶｃｅ（ｓａｔ）変動率低減効果の大きかった（０．７以下）の温度（例えば２５０℃、２７５℃）においては、図４に示すように、６時間程度の加熱で、Ｖｃｅ（ｓａｔ）変動率低減効果が０．８前後を示すことが明らかとなった。また、２４時間程度熱処理すれば、低減効果がほぼ飽和に達することが明らかとなった。

次に、熱処理工程後、ゲッタリング層１０２ａの少なくとも一部を除去する除去工程を実施する。本実施形態においては、図２（ｂ）に示すように、半導体基板１０１の裏面（コレクタ層１０２）を研削除去し、コレクタ層１０２に構成されたゲッタリング層１０２ａの一部を除去する。

このように、熱処理工程後に、ゲッタリング層１０２ａを除去すると、製造プロセスに起因して半導体基板１０１に導入されたＦｅ等の不純物を、ゲッタリング層１０２ａごと、半導体基板１０１の外に除去することができる。したがって、半導体基板１０１の内部に存在する重金属の量を低減することができる。

また、ゲッタリング層１０２ａの少なくとも一部を除去するので、これにより半導体基板１０１の厚さを所望の厚さに調整することも可能である。したがって、別途半導体基板１０１の裏面を研削除去しなくとも良い。

なお、ゲッタリング層１０２ａを全て除去することも可能である。しかしながら、本実施形態に示すように、ゲッタリング層１０２ａの一部を残すようにすると、その後の工程で、残されたゲッタリング層１０２ａに不純物をさらに捕獲することも可能である。

除去工程後、図２（ｃ）に示すように、半導体基板１０１の裏面に、熱処理未満の温度をもって半導体素子の裏面電極であるコレクタ電極１１０を形成する裏面電極形成工程を実施する。本実施形態においては、ゲッタリング層１０２ａの一部が除去されたコレクタ層１０２（ゲッタリング層１０２ａ）の面に、低温スパッタ法（例えば１５０℃程度）によりアルミニウム系材料を堆積させ、コレクタ電極１１０を形成する。

このように本実施形態においては、熱処理（アニール）温度未満の温度でコレクタ電極１１０を形成するので、除去によって残されたゲッタリング層１０２ａに捕獲された重金属を、ゲッタリング層１０２ａに保持することができる。以上により、図１に示す構造の半導体装置１００を製造することができる。

このように本実施形態に係る半導体装置１００の製造方法によれば、半導体基板１０１のうち、素子特性（ＩＧＢＴの特性）に影響のないコレクタ層１０２にゲッタリング層１０２ａを形成し、裏面電極であるコレクタ電極１１０を形成する前に、ゲッタリング層１０２ａの形成された半導体基板１０１を低温で長時間熱処理する。また、熱処理工程後においては、熱処理未満の温度を要する工程を実施する。したがって、製造プロセスに起因して半導体基板１０１内に存在するＦｅ等の重金属を、素子特性に影響のないゲッタリング層１０２ａに十分に捕獲するとともに、重金属をゲッタリング層１０２ａに保持することができる。そして、その結果、素子特性に影響を与える部分（パンチスルー型ＩＧＢＴにおいてはバッファ層１０３）の重金属汚染量（汚染濃度）を低減し、高温動作時であっても、バッファ層１０３の重金属濃度の変化（換言すればオン電圧の変動）を小さくすることができる。すなわち、ライフタイム制御をしなくとも、オン電圧の変動を小さくすることができる。

また、本実施形態においては、熱処理後に、ゲッタリング層１０２ａの少なくとも一部を除去してからコレクタ電極１１０を形成する。したがって、半導体基板１０１内に存在する重金属自体を減らすことができるので、より効果的に素子特性の劣化を低減（オン電圧の変動を小さく）することができる。

（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。図５は、本実施形態に係る半導体装置１００の製造方法を示す工程別断面図であり、（ａ）は、ゲッタリング層形成工程までの前工程、（ｂ）はゲッタリング層形成工程、（ｃ）は裏面電極形成工程である。

第２実施形態における半導体装置１００の製造方法は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態においては、図５（ａ）に示すように、半導体基板１０１（コレクタ層１０２）にゲッタリング層を形成することなく、半導体基板１０１に半導体素子を形成する。その形成方法は、第１実施形態に示した通りである。

素子形成後、半導体基板１０１のうち、素子特性に影響のない部位に、ゲッタリング層を形成する。具体的には、図５（ｂ）に示すように、半導体基板１０１の裏面（コレクタ層１０２）を研削除去するとともに機械的にダメージを与え、コレクタ層１０２の表層（半導体基板１０１の裏面）にゲッタリング層１０２ｃを形成する。より具体的には、研削除去時に半導体基板１０１の裏面の表面を意図的に粗くすることで、ゲッタリング層１０２ｃを形成する。なお、図５（ｂ）に示す符号１０２ｄは、コレクタ層１０２のうち、機械的なダメージを受けていない部分である。

ゲッタリング層１０２ｃ形成後、図５（ｂ）に示される構成の半導体基板１０１に対し、素子特性を劣化させない低温で熱処理（アニール）する熱処理工程を実施する。この熱処理工程は、第１実施形態に記載の熱処理工程と同じである。これにより、重金属をゲッタリング層１０２ａに十分に捕獲することができる。

そして、熱処理後、図５（ｃ）に示すように、半導体基板１０１の裏面（ゲッタリング層１０２ｃの形成されたコレクタ層１０２（ゲッタリング層１０２ｃ）の面）に、熱処理未満の温度をもって半導体素子の裏面電極であるコレクタ電極１１０を形成する裏面電極形成工程を実施する。この裏面電極形成工程は、第１実施形態に記載の裏面電極形成工程と同じである。以上により、図５（ｃ）に示す構成の半導体装置１００が製造される。

このように本実施形態に係る半導体装置１００の製造方法によっても、半導体基板１０１のうち、素子特性（ＩＧＢＴの特性）に影響のないコレクタ層１０２にゲッタリング層１０２ｃを形成し、裏面電極であるコレクタ電極１１０を形成する前に、ゲッタリング層１０２ｃの形成された半導体基板１０１を低温で長時間熱処理する。また、熱処理工程後においては、熱処理未満の温度を要する工程を実施する。したがって、製造プロセスに起因して半導体基板１０１内に存在するＦｅ等の重金属を、素子特性に影響のないゲッタリング層１０２ｃに十分に捕獲するとともに、重金属をゲッタリング層１０２ｃに保持することができる。そして、その結果、素子特性に影響を与える部分（パンチスルー型ＩＧＢＴにおいてはバッファ層１０３）の重金属汚染量（汚染濃度）を低減し、高温動作時であっても、バッファ層１０３の重金属濃度の変化（換言すればオン電圧の変動）を小さくすることができる。すなわち、ライフタイム制御をしなくとも、オン電圧の変動を小さくすることができる。

また、本実施形態においては、ゲッタリング層１０２ｃを形成しつつ、半導体基板１０１の裏面を研削除去して、半導体基板１０１を所望の厚さとすることができるので、製造工程を簡素化することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

第１実施形態においては、半導体基板１０１を準備する際に、コレクタ層１０２にゲッタリング層１０２ａとしてＩＧ層を形成する例を示し、第２実施形態においては、素子形成工程後に、コレクタ層１０２に、ゲッタリング層１０２ｃとして機械的なダメージ層を形成する例を示した。しかしながら、ゲッタリング層は、半導体基板１０１のうち、半導体素子の特性に影響のない領域に形成されるものであり、その形成タイミングとしては、少なくとも、重金属を捕獲するための低温長時間での熱処理の前に形成されれば良い。素子形成工程の前、素子形成工程中、及び素子形成工程後のいずれも可能であるが、好ましくはゲッタリング層の形成によって素子特性を劣化させないタイミングが良い。例えばＩＧ層、機械的ダメージ層以外にも、ボロン（Ｂ）イオン注入シリコン層、リン（Ｐ）イオン注入層、ボロン（Ｂ）拡散層、酸素（Ｏ）イオン注入シリコン層、多結晶シリコン層などを採用することができる。

本実施形態においては、表面電極としてのエミッタ電極１０７形成といった所謂配線工程を含んで素子形成工程（表面デバイス工程）を実施した後に、熱処理を実施する例を示した。熱処理工程は、少なくとも半導体基板１０１にゲッタリング層が形成されていれば実施が可能であるが、熱処理によって素子特性が劣化しないタイミング、且つ、熱処理工程後の製造プロセスによって、ゲッタリング層に捕獲された重金属がゲッタリング層から逃げないタイミングとすることが好ましい。

本実施形態においては、半導体素子として、プレーナゲート構造のパンチスルー型ＩＧＢＴを含む半導体装置１００に、本発明の製造方法を適用する例を示した。しかしながら、本発明の製造方法を適用範囲は、上記素子に限定されるものではない。半導体素子としては、半導体基板１０１の表裏面に、半導体素子と電気的に接続される電極がそれぞれ形成される構成のものであれば採用することができる。上記以外にも、例えばトレンチゲート構造のパンチスルー型ＩＧＢＴにも適用することができる。また、本実施形態においては、ｎチャネル形を示したが、ｐチャネル形としても良いのは言うまでもない。

第１実施形態に係る製造方法を適用した半導体装置の要部の概略構成を示す断面図である。第１実施形態に係る半導体装置の製造方法を示す工程別断面図であり、（ａ）は、研削除去までの前工程、（ｂ）は除去工程、（ｃ）は裏面電極形成工程である。熱処理時間を２４時間とした際の、熱処理温度とＶｃｅ（ｓａｔ）変動率低減効果との関係を示す図である。熱処理時間とＶｃｅ（ｓａｔ）変動率低減効果との関係を示す図である。第２実施形態に係る半導体装置の製造方法を示す工程別断面図であり、（ａ）は、研削除去までの前工程、（ｂ）は除去工程、（ｃ）は裏面電極形成工程である。

符号の説明

１００・・・半導体装置
１０１・・・半導体基板
１０２・・・コレクタ層
１０２ａ，１０２ｃ・・・ゲッタリング層
１０３・・・バッファ層
１０４・・・ドリフト層
１０５・・・ベース領域
１０６・・・エミッタ領域
１１０・・・コレクタ電極（裏面電極）

Claims

半導体基板にゲッタリング層を形成するゲッタリング層形成工程と、
前記ゲッタリング層の形成された前記半導体基板を熱処理する熱処理工程と、
前記熱処理工程の前に、半導体素子として、前記半導体基板に前記熱処理以上の温度を必要とする部位までを少なくとも形成する素子形成工程と、
前記熱処理工程後、前記半導体基板の裏面に、前記熱処理未満の温度をもって前記半導体素子の裏面電極を形成する裏面電極形成工程と、を備えることを特徴とする半導体装置の製造方法。
前記素子形成工程において、前記半導体基板の表面に形成される表面電極を含んで前記半導体素子を形成し、
前記熱処理工程において、前記ゲッタリング層と、前記表面電極を含む前記半導体素子とが形成された前記半導体基板を、前記半導体素子の機能を損なわない温度で熱処理することを特徴とする請求項１に記載の半導体装置の製造方法。
前記熱処理工程後、前記裏面電極を形成する前に、前記ゲッタリング層の少なくとも一部を除去する除去工程を備え、
前記裏面電極形成工程において、前記ゲッタリング層の少なくとも一部が除去された前記半導体基板の面に、前記裏面電極を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
前記熱処理工程において、熱処理温度を、１７０℃以上３７５℃以下の範囲内とすることを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
前記熱処理工程において、熱処理温度を、２２０℃以上３００℃以下の範囲内とすることを特徴とする請求項４に記載の半導体装置の製造方法。
前記半導体素子は、パンチスルー型の絶縁ゲートバイポーラトランジスタであり、
前記ゲッタリング層形成工程において、前記半導体基板のうち、前記半導体素子のコレクタ層を構成する領域に前記ゲッタリング層を形成することを特徴とする請求項１〜５いずれか１項に記載の半導体装置の製造方法。