JP3929557B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、オン電圧の低減および製造歩留まりを向上した縦型構造の半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
主電流が基板主面に対して垂直に流れる縦型構造の半導体装置の一例として、絶縁ゲート型バイポーラトランジスタ(以下、IGBT:insulated gate bipolar transistorと略記)90の構成を図43に示す。
【0003】
図43に示すように、IGBT90はP+コレクタ層20、N+バッファ層21、N-層22が順に積層されて構成される半導体基体1と、半導体基体1の上主面、すなわちN-層22の外側主面上に、ゲート絶縁膜26を挟んで選択的に形成されたゲート電極27と、半導体基体1の上主面に選択的に形成されたエミッタ電極28と、半導体基体1の下主面、すなわちP+コレクタ層20の外側主面に形成されたコレクタ電極29とを備えている。
【0004】
N-層22の表面からその内部にかけては、選択的にPベース領域23が形成され、当該Pベース領域23の表面からその内部にかけては、選択的に一対のN+エミッタ領域24が間隔を開けて対向して形成されている。そして、一対のN+エミッタ領域24の対向する側の端縁部と、両者の間のPベース領域23の上部には、上記エミッタ電極28が形成されている。また、一対のN+エミッタ領域24の他方の端縁部、当該端縁部に隣接するPベース領域23、当該Pベース領域23に隣接するN-層22の上部には、上記ゲート絶縁膜26を挟んでゲート電極27が形成されている。なお、装置動作時には、ゲート電極27の下部のN-層22とN+エミッタ領域24で挟まれたPベース領域23の表面内がチャネル領域25となる。なお、半導体基体1の上主面側に形成される、Pベース領域23、N+エミッタ領域24、ゲート絶縁膜26、ゲート電極27、エミッタ電極28はMOSFETを形成するので、これらが形成される部分をMOS領域10と呼称する。
【0005】
次に、IGBT90の動作について説明する。ゲート電極27に正の電圧を印加すると、ゲート電極27直下のPベース領域23の表面がN型に反転してチャネル領域25が形成され、N+エミッタ領域24からチャネル領域25を通してN-層22に電子が注入される。それと同時にP+コレクタ層20から非常に多くの正孔(少数キャリア)がN-層22に注入されるためN-層22は伝導度変調を起こし、N-層22の電気抵抗が比較的低くなるという利点を有している。
【0006】
【発明が解決しようとする課題】
上述したIGBT90の動作において、伝導度変調を起こした状態のN-層22の電気抵抗は、以下に示す数式1で表わされる。
【0007】
【数1】
【0008】
この数式1において、RはN-層22の電気抵抗、WはN-層22の厚さ、Dはキャリアの拡散係数、τはN-層22におけるキャリアのライフタイムを示す。従って、数式1から、N-層22の電気抵抗は、N-層22の厚さに比例し、N-層22におけるキャリアのライフタイムに大きく依存することが判る。
【0009】
IGBT90の耐圧を高くするためには、N-層22の厚みを厚くする必要があり、このため、電気抵抗が高くなるという問題があった。そして、この電気抵抗の上昇を最小限に抑えるためには、キャリアのライフタイムを長くする必要がある。しかしながら、キャリアのライフタイムは、半導体層内に含まれる金属不純物、特に重金属不純物の量に大きく左右される。
【0010】
重金属不純物は、未加工の新品の半導体基板(ウエハ)にはほとんど含まれていない。しかし、半導体装置を形成するための種々の工程を経るうちに、半導体層内に重金属不純物が不可避的に混入されしまう。
【0011】
ここで、IGBT90の製造工程を例として、重金属不純物の混入について説明する。例えば、IGBT90の降伏電圧を2000V以上とするためには、N-層22の厚みを150μm以上にする必要がある。中耐圧(例えば降伏電圧1200V程度)以下のIGBTにおいては、P+基板にN+バッファ層およびN-層をエピタキシャル成長法で形成する方法が一般的に用いられているが、それは、N-層が薄いために可能なことであって、150μm以上の厚さを有するN-層22をエピタキシャル成長法で形成することは、現在のところ技術的に非常に難しく、また価格的にも非常に高価になってしまう。
【0012】
このため、IGBT90の製造においては、半導体基板として単結晶のN-シリコン基板を準備し、N-シリコン基板の裏面側(コレクタ電極を形成する側)からN型不純物をイオン注入法により導入し、所定の拡散深さとなるように熱拡散を行い、N+バッファ層21を形成し、次に、N-シリコン基板の裏面側からP型不純物をイオン注入法により導入し、所定の拡散深さとなるように熱拡散を行い、P+コレクタ層20を形成する方法を採っている。
【0013】
ここで、N+バッファ層21の形成に際しては、例えば1200℃、20時間の熱処理を行うので、このような工程を必要としない中耐圧以下のIGBTに比べて重金属不純物の混入の機会が増えることになる。
【0014】
キャリアのライフタイムの長い半導体装置を得るためには、重金属不純物の混入を防止する必要があり、そのためには、製造装置の改良など莫大な設備投資が必要となってしまう。
【0015】
しかし、一般的には、このような設備投資を必要とせずに、重金属不純物の混入に起因するキャリアのライフタイムの低下を防止するために、半導体装置の製造工程において、半導体層から有害な重金属不純物を排斥するゲッタリング工程を付加する方法が採られている。
【0016】
鉄(Fe)や銅(Cu)などの重金属不純物はシリコン中の結晶欠陥部に析出する性質、および重金属不純物の高温での拡散係数は非常に大きいという性質を有している。この性質を利用したものがゲッタリングである。ゲッタリング法としては、シリコン基板の内部で電気的特性を損なわない部分にゲッタリング核をなす結晶欠陥層を形成するイントリンシックゲッタリング法や、ウエハ裏面にサンドブラスト処理等を行うことで結晶欠陥を形成し、ゲッタリング層となる機械的ダメージ層を形成したり、結晶欠陥を多く含むポリシリコン層を形成するエクストリンシックゲッタリング法が知られている。
【0017】
しかし、従来においては、エクストリンシックゲッタリング法を使用した場合、ゲッタリング層は最終的には除去される例が多かった。
【0018】
例えば、特開昭58−138035号公報には、半導体基板の裏面にゲッタリングのためにポリシリコン層を形成した構成が示されているが、裏面側に電極を形成する場合にはポリシリコン層を除去することが示唆されている。また、特開平7−38102号公報にはIGBTのコレクタ層の表面にゲッタリングのためにポリシリコン層やサンドブラスト層を形成した構成が示されているが、何れも、コレクタ電極の形成前には除去されていた。
【0019】
以上説明したように、縦型構造の高耐圧の半導体装置においては、重金属不純物の混入の機会が増えるという問題を有していた。
【0020】
本発明は上記のような問題点を解消するためになされたもので、縦型構造の高耐圧の半導体装置において、重金属不純物の混入に起因するキャリアのライフタイムの低下を防止するとともに、従来は認識されていなかったゲッタリング層の特性に着目し、ゲッタリング層を有効に利用した半導体装置およびその製造方法を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明に係る請求項1記載の半導体装置は、第1導電型の第1の半導体層と、前記第1の半導体層の第1の主面と界面をなすように設けられた比較的高濃度の第2導電型の第2の半導体層と、前記第2の半導体層の前記第1の半導体層との界面とは反対側の第1の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、少なくとも前記ゲッタリング層の前記第2の半導体層との界面とは反対側の第1の主面上に接するように設けられた第1の主電極と、前記第1の半導体層の前記第1の主面とは反対側の第2の主面上に設けられた第2の主電極とを備え、前記ゲッタリング層が、機械的ダメージにより生じた結晶欠陥を有するダメージ層である。
本発明に係る請求項2記載の半導体装置は、第1導電型の第1の半導体層と、前記第1の半導体層の第1の主面と界面をなすように設けられた比較的高濃度の第2導電型の第2の半導体層と、前記第2の半導体層の前記第1の半導体層との界面とは反対側の第1の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、少なくとも前記ゲッタリング層の前記第2の半導体層との界面とは反対側の第1の主面上に接するように設けられた第1の主電極と、前記第1の半導体層の前記第1の主面とは反対側の第2の主面上に設けられた第2の主電極とを備え、前記ゲッタリング層が、結晶欠陥を有するポリシリコン層である。
【0022】
本発明に係る請求項3記載の半導体装置は、前記第1の半導体層が、その内部に、前記第2の半導体層と界面をなすように設けられた比較的高濃度の第1導電型の第3の半導体層を備えている。
【0025】
本発明に係る請求項4記載の半導体装置は、前記ポリシリコン層が、前記第2の半導体層の前記第1の主面上に選択的に形成され、前記第1の主電極は、前記第2の半導体層にも接するように形成されている。
【0026】
本発明に係る請求項5記載の半導体装置は、前記ゲッタリング層の平面視形状が、複数のストライプが間隔を開けて配列された形状である。
【0027】
本発明に係る請求項6記載の半導体装置は、前記ゲッタリング層の平面視形状が、複数の島状領域が間隔を開けて配列された形状である。
【0028】
本発明に係る請求項7記載の半導体装置の製造方法は、第1導電型の半導体基板の第1の主面上に、金属不純物を偏析させるゲッタリング層を形成する工程(a)と、前記半導体基板内に、前記ゲッタリング層を介して第2導電型の不純物を導入し、熱拡散により該不純物を第1の深さに比較的高濃度に拡散し、前記第2導電型の不純物が及ばない領域を第1導電型の第1の半導体層とし、前記第2導電型の不純物が拡散した領域を前記ゲッタリング層と界面をなす第2の半導体層とする工程(b)と、少なくとも前記ゲッタリング層の前記第2の半導体層との界面とは反対側の第1の主面上に接するように第1の主電極を形成する工程(c)と、前記半導体基板の前記第1の主面とは反対側の第2の主面上に接するように第2の主電極を形成する工程(d)とを備えている。
【0029】
本発明に係る請求項8記載の半導体装置の製造方法は、前記工程(b)に先だって、前記半導体基板内に、前記ゲッタリング層を介して第1導電型の不純物を導入し、熱拡散により該不純物を前記第1の深さよりも深い第2の深さに拡散して、比較的高濃度の第1導電型の第3の半導体層を形成する工程をさらに備えている。
【0030】
本発明に係る請求項9記載の半導体装置の製造方法は、前記工程(a)が、前記半導体基板の第1の主面にサンドブラスト処理を施すことで機械的ダメージを与え、結晶欠陥を発生させる工程を備えている。
【0031】
本発明に係る請求項10記載の半導体装置の製造方法は、前記工程(a)が、前記半導体基板の一方の主面上にポリシリコン層をCVD法により形成する工程を備えている。
【0032】
本発明に係る請求項11記載の半導体装置の製造方法は、前記ポリシリコン層を形成する工程は、前記半導体基板の第1の主面に全面に渡って前記ポリシリコン層を形成した後、写真製版によりパターニングを行って、前記ポリシリコン層を選択的に除去する工程を含んでいる。
【0035】
【発明の実施の形態】
<実施の形態1>
<1−1.装置構成>
本発明に係る実施の形態1として、絶縁ゲート型バイポーラトランジスタ(以下、IGBTと略記)100の断面構成を図1に示す。
【0036】
図1に示すように、IGBT100は、ゲッタリング層となるダメージ層102、P+コレクタ層103(第2の半導体層)、N+バッファ層104(第3の半導体層)、N-層105(第1の半導体層)が順に積層されて構成される半導体基体11と、半導体基体11の上主面、すなわちN-層105の外側主面上に、ゲート絶縁膜26を挟んで選択的に形成されたゲート電極27と、半導体基体11の上主面に選択的に形成されたエミッタ電極28(第2の主電極)と、半導体基体11の下主面、すなわちダメージ層102の外側主面に形成されたコレクタ電極106(第1の主電極)とを備えている。
【0037】
なお、半導体基体はN型の不純物を比較的低濃度に含む単結晶のシリコン基板に不純物を導入、拡散することで形成されているので、半導体基板に基づいて形成されていると言うことができる。これは、以後に説明する実施の形態2〜5についても同様である。
【0038】
N-層105の表面からその内部にかけては、選択的にPベース領域23が形成され、当該Pベース領域23の表面からその内部にかけては、選択的に一対のN+エミッタ領域24が間隔を開けて対向して形成されている。そして、一対のN+エミッタ領域24の対向する側の端縁部と、両者の間のPベース領域23の上部には、上記エミッタ電極28が形成されている。また、一対のN+エミッタ領域24の他方の端縁部、当該端縁部に隣接するPベース領域23、当該Pベース領域23に隣接するN-層105の上部には、上記ゲート絶縁膜26を挟んでゲート電極27が形成されている。なお、装置動作時には、ゲート電極27の下部のN-層105とN+エミッタ領域24で挟まれたPベース領域23の表面内がチャネル領域25となる。なお、半導体基体11の上主面側に形成される、Pベース領域23、N+エミッタ領域24、ゲート絶縁膜26、ゲート電極27、エミッタ電極28はMOSFETを形成するので、これらが形成される部分をMOS領域10と呼称する。
【0039】
<1−2.製造方法>
次に、図2〜図8を用いてIGBT100の製造方法について説明する。まず、図2に示す工程において、N型の不純物を比較的低濃度に含む単結晶のシリコン基板101を準備し、その下主面(後にコレクタ電極が形成される側)にサンドブラスト処理を行い、機械的に形成された結晶欠陥を有するダメージ層102を形成する。なお、サンドブラスト処理においては研磨材として、例えばJIS規格における1200番程度の粒度のものを使用する。
【0040】
次に、図3に示す工程において、シリコン基板101の下主面側から、イオン注入法を用いて例えばリンイオンを、1×1014/cm2程度のドーズ量となるように導入する。
【0041】
次に、図4に示す工程において、注入したリンイオンを熱拡散により拡散して、N+バッファ層104を形成する。このN+バッファ層104の拡散深さは、例えば20μm程度であり、拡散条件は、1200℃で20時間程度と、後に説明するP+コレクタ層を形成するための熱処理およびMOS領域10を形成する際に用いる熱処理の合計となる。
【0042】
次に、図5に示す工程において、シリコン基板101の下主面側から、イオン注入法を用いて例えばボロンイオンを、1×1015/cm2程度のドーズ量となるように導入する。
【0043】
次に、図6に示す工程において、注入したボロンイオンを熱拡散により拡散してP+コレクタ層103を形成する。このP+コレクタ層103の拡散深さは、10μm以下、望ましくは1〜6μm程度であり、拡散条件は、1100℃で1時間程度と、MOS領域10を形成する際に用いる熱処理の合計となる。
【0044】
このようにP+コレクタ層103を薄く形成することで、熱拡散に要する時間が短くなり、熱拡散に伴う重金属汚染を低減することができ、また、スイッチング時間とオン電圧とのトレードオフ関係を改善することができる。
【0045】
次に、図7に示す工程において、シリコン基板101の上主面(後にエミッタ電極を構成する側)を、A−A線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたN層およびP層を除去する。なお、シリコン基板101の残った部分がN-層105となる。なお、IGBT100の降伏電圧を2000V程度とするには、N-層105の厚みは150μm程度もしくはそれ以上にする必要がある。
【0046】
次に、図8に示す工程において、N-層105の上主面側にMOS領域10を形成する。そして、ダメージ層102の下主面にコレクタ電極106を形成することで、図1に示すIGBT100が完成する。なお、P+コレクタ層103はMOS領域10を形成する際に形成しても良い。
【0047】
<1−3.特徴的作用効果>
以上説明したように、IGBT100は製造工程の最初においてダメージ層102を形成しており、N+バッファ層104、P+コレクタ層103、Pベース領域23、N+エミッタ領域24はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【0048】
すなわち、例えば、N+バッファ層104の形成時には20時間、P+コレクタ層103の形成時には1時間のゲッタリングが施されることになり、N+バッファ層104およびP+コレクタ層103の形成に際して重金属不純物が混入することがあっても、それらはダメージ層102に含まれる結晶欠陥に捕獲され、IGBT100の動作に関わる半導体層内の重金属不純物の増加を防止でき、キャリアのライフタイムが長くなって、N-層105の電気抵抗が低減し、オン電圧を低減することが可能となる。
【0049】
また、MOS領域10の形成に際しては、Pベース領域23およびN+エミッタ領域24を形成する際の熱処理(例えば、1200℃程度、もしくはこれ以下の温度)において、重金属不純物をゲッタリングすることができる。
【0050】
なお、図1に示したMOS領域10においては、MOSFETの基本的な構成を開示するに止めたが、この部分は図9あるいは図10に示すような構成であっても良い。
【0051】
図9は、Pベース領域23の表面内にラッチアップ耐性を向上するためのP+層30をさらに備えたMOS領域10Aを示しており、P+層30は一対のN+エミッタ領域24の対向する側の端縁部を覆うように形成されている。その他の構成はMOS領域10と同様である。このように、P+層30を備えることで、P+層30を形成する際の熱処理が加わるが、この場合も同時にゲッタリングされるため、特に問題になることはない。
【0052】
図10は、Pベース領域23の表面内にラッチアップ耐性を向上するためのP+層30と、Pベース領域23の中央部においてPベース領域23と接合され、Pベース領域23よりも深い位置に拡散されたP層231とをさらに備えたMOS領域10Bを示している。その他の構成はMOS領域10と同様である。このように、P+層30およびP層231を備えることで、P+層30を形成する際の熱処理が加わるが、この場合も同時にゲッタリングされるため、前述と同様、特に問題になることはない。
【0053】
また、IGBT100においては、重金属不純物のゲッタリング工程終了後もダメージ層102を除去せずに、ダメージ層102上にコレクタ電極106を形成しているが、この構成を採ることによりコレクタ電極106とダメージ層102との接触抵抗を低減することができる。
【0054】
ここで、半導体基板の主面にダメージ層を形成し、ダメージ層上に電極を形成した場合および、半導体基板の主面に直接に電極を形成した場合における接触抵抗の差異を図11に示す。
【0055】
図11において、横軸は電極のメタライズシンタの温度条件を示し、縦軸は接触抵抗の相対値を示している。なお、横軸は、例えば、シンタ温度400℃を0とすれば、それを基準として温度の増加分を等間隔で示したものである。そして、黒丸でプロットしたデータがダメージ層上に電極を形成した場合のデータであり、白丸でプロットしたデータが半導体基板に直接に電極を形成した場合のデータである。
【0056】
図11から明確にわかるように、接触抵抗はダメージ層上に電極を形成した場合の方が低く、メタライズシンタの温度条件を変化させても、その傾向は変わることはない。なお、図11にプロットしたデータを表1に示す。
【0057】
【表1】
【0058】
このように、ダメージ層上に電極を形成した場合に接触抵抗が低くなる理由としては、ダメージ層の表面はサンドブラスト処理によって凹凸部が形成されて粗くなっており、電極との接触面積が増加していることが考えられる。そして、電極との接触抵抗を低減することによっても、オン電圧を低減することができ、重金属不純物のゲッタリングによるオン電圧の低減の効果と相俟って、IGBTのオン電圧をより低くすることができる。
【0059】
<実施の形態2>
<2−1.装置構成>
本発明に係る実施の形態2として、絶縁ゲート型バイポーラトランジスタ(以下、IGBTと略記)200の断面構成を図12に示す。
【0060】
図12に示すように、IGBT200は、ゲッタリング層となるダメージ層202、P+コレクタ層203(第2の半導体層)、N-層205(第1の半導体層)が順に積層されて構成される半導体基体12と、半導体基体12の上主面、すなわちN-層205の外側主面上に、ゲート絶縁膜26を挟んで選択的に形成されたゲート電極27と、半導体基体12の上主面に選択的に形成されたエミッタ電極28(第2の主電極)と、半導体基体12の下主面、すなわちダメージ層202の外側主面に形成されたコレクタ電極206(第1の主電極)とを備えている。
【0061】
なお、図1を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0062】
<2−2.製造方法>
次に、図13〜図18を用いてIGBT200の製造方法について説明する。まず、図13に示す工程において、N型の不純物を比較的低濃度に含む単結晶のシリコン基板201を準備し、その下主面(後にコレクタ電極が形成される側)にサンドブラスト処理を行い、機械的に形成された結晶欠陥を有するダメージ層202を形成する。
【0063】
次に、図14に示す工程において、シリコン基板201の下主面側から、イオン注入法を用いて例えばボロンイオンを、1×1013/cm2程度のドーズ量となるように導入する。
【0064】
次に、図15に示す工程において、注入したボロンイオンを熱拡散により拡散して、P+コレクタ層203を形成する。このP+コレクタ層203の拡散深さは、10μm以下、望ましくは1〜6μm程度である。なお、MOS領域10を形成する前に形成する場合の熱処理条件は1100℃で1時間程度であれば良い。
【0065】
次に、図16に示す工程において、シリコン基板201の上主面(後にエミッタ電極を構成する側)を、A−A線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたP層を除去する。なお、シリコン基板201の残った部分がN-層205となる。なお、IGBT200の降伏電圧を2000V程度とするには、N-層205の厚みは少なくとも200μm以上にする必要がある。
【0066】
次に、図17に示す工程において、N-層205の上主面側にMOS領域10を形成する。そして、ダメージ層202の下主面にコレクタ電極206を形成することで、図12に示すIGBT200が完成する。なお、P+コレクタ層203はMOS領域10を形成する際に形成しても良い。
【0067】
<2−3.特徴的作用効果>
以上説明したように、IGBT200は製造工程の最初においてダメージ層202を形成しており、P+コレクタ層203、Pベース領域23、N+エミッタ領域24はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【0068】
すなわち、例えば、P+コレクタ層203の形成時には30分間程度のゲッタリングが施されることになり、P+コレクタ層203の形成に際して重金属不純物が混入することがあっても、それらはダメージ層202に含まれる結晶欠陥に捕獲され、IGBT200の動作に関わる半導体層内の重金属不純物の増加を防止でき、N-層205の電気抵抗を低減して、オン電圧を低減することが可能となる。
【0069】
なお、MOS領域10の形成に際して、Pベース領域23およびN+エミッタ領域24を形成する際の熱処理によるゲッタリングの効果、MOS領域10の代わりに、図9および図10に示すMOS領域10Aおよび10Bを形成する場合については、実施の形態1において説明しているので重複する説明は省略する。
【0070】
また、重金属不純物のゲッタリング工程終了後もダメージ層202を除去せずに、ダメージ層202上にコレクタ電極206を形成することによりコレクタ電極206とダメージ層202との接触抵抗を低減して、オン電圧をさらに低減することができる効果も、実施の形態1において説明したIGBT100と同様であるので、重複する説明は省略する。
【0071】
<実施の形態3>
<3−1.装置構成>
本発明に係る実施の形態3として、絶縁ゲート型バイポーラトランジスタ(以下、IGBTと略記)300の断面構成を図18に示す。
【0072】
図18に示すように、IGBT300は、ゲッタリング層となるポリシリコン層302、P+コレクタ層303(第2の半導体層)、N+バッファ層304(第3の半導体層)、N-層305(第1の半導体層)が順に積層されて構成される半導体基体13と、半導体基体13の上主面、すなわちN-層305の外側主面上に、ゲート絶縁膜26を挟んで選択的に形成されたゲート電極27と、半導体基体13の上主面に選択的に形成されたエミッタ電極28(第2の主電極)と、半導体基体13の下主面、すなわちポリシリコン層302の外側主面に形成されたコレクタ電極306(第1の主電極)とを備えている。
【0073】
なお、図1を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0074】
<3−2.製造方法>
次に、図19〜図25を用いてIGBT300の製造方法について説明する。まず、図19に示す工程において、N型の不純物を比較的低濃度に含む単結晶のシリコン基板301を準備し、その下主面(後にコレクタ電極が形成される側)に例えばCVD法によりポリシリコン層302を形成する。
【0075】
次に、図20に示す工程において、シリコン基板301の下主面側から、イオン注入法を用いて例えばリンイオンを、1×1014/cm2程度のドーズ量となるように導入する。
【0076】
次に、図21に示す工程において、注入したリンイオンを熱拡散により拡散して、N+バッファ層304を形成する。このN+バッファ層304の拡散深さは、例えば20μm程度であり、拡散条件は、1200℃で20時間程度と、後に説明するP+コレクタ層を形成するための熱処理およびMOS領域10を形成するための熱処理の合計となる。
【0077】
次に、図22に示す工程において、シリコン基板301の下主面側から、イオン注入法を用いて例えばボロンイオンを、1×1015/cm2程度のドーズ量となるように導入する。
【0078】
次に、図23に示す工程において、注入したボロンイオンを熱拡散により拡散して、P+コレクタ層303を形成する。このP+コレクタ層303の拡散深さは、10μm以下、望ましくは1〜6μm程度であり、拡散条件は、1100℃で1時間程度と、MOS領域10を形成するための熱処理の合計となる。
【0079】
次に、図24に示す工程において、シリコン基板301の上主面(後にエミッタ電極を構成する側)を、A−A線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたN層およびP層を除去する。なお、シリコン基板301の残った部分がN-層305となる。なお、IGBT300の降伏電圧を2000V程度とするには、N-層305の厚みは150μm程度、もしくはそれ以上にする必要がある。
【0080】
次に、図25に示す工程において、N-層305の上主面側にMOS領域10を形成する。そして、ポリシリコン層302の下主面にコレクタ電極306を形成することで、図18に示すIGBT300が完成する。なお、P+コレクタ層303はMOS領域10を形成する際に形成しても良い。
【0081】
<3−3.特徴的作用効果>
以上説明したように、IGBT300は製造工程の最初においてポリシリコン層302を形成しており、N+バッファ層304、P+コレクタ層303、Pベース領域23、N+エミッタ領域24はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【0082】
すなわち、例えば、N+バッファ層304の形成時には20時間、P+コレクタ層303の形成時には1時間のゲッタリングが施されることになり、N+バッファ層304およびP+コレクタ層303の形成に際して重金属不純物が混入することがあっても、それらはポリシリコン層302に含まれる結晶欠陥に捕獲され、IGBT300の動作に関わる半導体層内の重金属不純物の増加を防止でき、N-層305の電気抵抗を低減して、オン電圧を低減することが可能となる。
【0083】
なお、MOS領域10の形成に際して、Pベース領域23およびN+エミッタ領域24を形成する際の熱処理によるゲッタリングの効果、MOS領域10の代わりに、図9および図10に示すMOS領域10Aおよび10Bを形成する場合については、実施の形態1において説明しているので重複する説明は省略する。
【0084】
また、ポリシリコン層302は、最初はノンドープのポリシリコン層として形成しても、N+バッファ層304およびP+コレクタ層303の形成に際して、ポリシリコン層中に不純物が導入されるので、改めて不純物を導入せずともポリシリコン層302の抵抗値は小さくできる。
【0085】
また、IGBT300においては、重金属不純物のゲッタリング工程終了後もポリシリコン層302を除去せずに、ポリシリコン層302上にコレクタ電極306を形成しているが、この構成を採ることによりコレクタ電極306とポリシリコン層302との接触抵抗を低減して、IGBT300のオン電圧をさらに低減することができる。
【0086】
ここで、ポリシリコン層302の厚みの最適値についての測定結果を図26および図27に示す。図26はポリシリコン層302の厚みに対するIGBT300のオン電圧の相対値を示す図であり、横軸にポリシリコン層の厚みを示し、縦軸にオン電圧の相対値を示している。
【0087】
また、図27はポリシリコン層302の厚みに対するIGBT300のオン電圧の標準偏差を示す図であり、横軸にポリシリコン層の厚みを示し、縦軸にオン電圧の標準偏差を示している。
【0088】
図26および図27から明確にわかるように、ポリシリコン層302の厚みが0.9μm以上になるとオン電圧は急激に低下し、1.3μm以上になるとオン電圧の低下の度合いは緩やかになる。従って、オン電圧低下の効果を得るためには、ポリシリコン層302の厚みは0.9μm以上あれば良いが、オン電圧のばらつきを低減するには、1.3μm以上にすれば良いことがわかる。なお、図26および図27にプロットしたデータを表2に示す。
【0089】
【表2】
【0090】
このように、所定厚さのポリシリコン層302上にコレクタ電極306を形成した場合に、IGBT300のオン電圧が低下する理由の1つとしては、ポリシリコン層302の平均粒子径が大きく、ポリシリコン層302の表面が凹凸状になっているので、電極との接触面積が増加しており、電極との接触抵抗が低減してオン電圧が低減するものと考えられる。なお、ポリシリコン層302の厚みが0.9μm以下ではオン電圧のばらつきが大きく、有効なデータが得られていないが、これはポリシリコン層302の平均粒子径と、ポリシリコン層302の厚さとの関係によるものと考えられる。
【0091】
<3−4.変形例>
以上説明したIGBT300においては、P+コレクタ層303の全面に渡ってポリシリコン層302を形成した構成を示したが、ポリシリコン層302は必ずしも全面的に形成する必要はない。
【0092】
図28にP+コレクタ層303の外側主面に、ゲッタリング層としてのポリシリコン層302Aを選択的に形成したIGBT300Aを示す。
【0093】
図28において、P+コレクタ層303の外側主面上にはポリシリコン層302Aが形成されていない部分があり、当該部分にはコレクタ電極306A(第1の主電極)が直接に接触する構成となっている。その他の構成は図18を用いて説明したIGBT300と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。
【0094】
IGBT300Aの製造方法は、まず、図29に示すように、シリコン基板301を準備し、その下主面(後にコレクタ電極が形成される側)に例えばCVD法によりポリシリコン層を全面的に形成し、写真製版技術によりパターニングしてポリシリコン層302Aを選択的に形成する。これ以後の工程は、図19〜図25を用いて説明したIGBT300の製造方法と同様であり重複する説明は省略する。
【0095】
ここで、ポリシリコン層302Aの平面形状の一例を図30に示す。図30は、図29を矢視X方向、すなわちポリシリコン層302Aの側から見た場合のシリコン基板301の部分平面図である。図30に示すように、ポリシリコン層302AはP+コレクタ層303上にストライプ状に複数に独立して形成されており、ストライプ間にはP+コレクタ層303が露出している。このような構成とすることで、複数のストライプの配列方向に直交する方向の半導体基板の端縁部の反りを確実に防止できる。
【0096】
また、ポリシリコン層302Aの平面形状の他の例を図31に示す。図31に示すように、ポリシリコン層302AはP+コレクタ層303上に長円形の島状に複数に独立して形成されており、島状領域間にはP+コレクタ層303が露出している。このような構成とすることで、半導体基板の端縁部のいずれの部分においても反りを防止できる。
【0097】
このように、ポリシリコン層302Aを選択的に形成することで、ポリシリコン層の存在に起因する基板の反りを低減することができる。すなわち、図30に示すように、シリコン基板301の下主面にはポリシリコン層302Aが形成されているが、反対側の上主面には何も形成されていない。この状態で以後の熱拡散工程が進むが、熱拡散工程を経るうちにポリシリコン層302A上およびシリコン基板301の上主面上には酸化膜が形成されることになる。酸化膜の成長速度はシリコン表面上よりもポリシリコン層上の方が大きいので、ポリシリコン層302A上に厚く形成されることになる。このとき、ポリシリコン層302Aが、図19に示すポリシリコン層302のように全面的に形成されていれば、酸化膜の厚さの違いから応力が生じ、シリコン基板301は、その端縁部が上方に反り上がる可能性があるが、上述したようにポリシリコン層302Aはストライプ状あるいは島状に形成されているので、応力が緩和され、シリコン基板301の反りを防止することができる。
【0098】
なお、ポリシリコン層を島状とする場合は、図31に示すように長円形に限定されるものではなく、矩形やその他の形状であっても良いことは言うまでもない。
【0099】
<実施の形態4>
<4−1.装置構成>
本発明に係る実施の形態4として、絶縁ゲート型バイポーラトランジスタ(以下、IGBTと略記)400の断面構成を図32に示す。
【0100】
図32に示すように、IGBT400は、ゲッタリング層となるポリシリコン層402、P+コレクタ層403(第2の半導体層)、N-層405(第1の半導体層)が順に積層されて構成される半導体基体14と、半導体基体14の上主面、すなわちN-層405の外側主面上に、ゲート絶縁膜26を挟んで選択的に形成されたゲート電極27と、半導体基体14の上主面に選択的に形成されたエミッタ電極28(第2の主電極)と、半導体基体14の下主面、すなわちポリシリコン層402の外側主面に形成されたコレクタ電極406(第1の主電極)とを備えている。
【0101】
なお、図1を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0102】
<4−2.製造方法>
次に、図33〜図37を用いてIGBT400の製造方法について説明する。まず、図33に示す工程において、N型の不純物を比較的低濃度に含む単結晶のシリコン基板401を準備し、その下主面(後にコレクタ電極が形成される側)に例えばCVD法によりポリシリコン層402を形成する。
【0103】
次に、図34に示す工程において、シリコン基板401の下主面側から、イオン注入法を用いて例えばボロンイオンを、1×1013/cm2程度のドーズ量となるように導入する。
【0104】
次に、図35に示す工程において、注入したボロンイオンを熱拡散により拡散して、P+コレクタ層403を形成する。このP+コレクタ層403の拡散深さは、10μm以下、望ましくは1〜6μm程度である。なお、MOS領域10を形成する前に形成する場合の熱処理条件は1100℃で1時間程度であれば良い。
【0105】
次に、図36に示す工程において、シリコン基板401の上主面(後にエミッタ電極を構成する側)を、A−A線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたP層を除去する。なお、シリコン基板401の残った部分がN-層405となる。なお、IGBT400の降伏電圧を2000V程度とするには、N-層405の厚みは少なくとも200μm以上にする必要がある。
【0106】
次に、図37に示す工程において、N-層405の上主面側にMOS領域10を形成する。そして、ポリシリコン層402の下主面にコレクタ電極406を形成することで、図32に示すIGBT400が完成する。なお、P+コレクタ層403はMOS領域10を形成する際に形成しても良い。
【0107】
<4−3.特徴的作用効果>
以上説明したように、IGBT400は製造工程の最初においてポリシリコン層402を形成しており、P+コレクタ層403、Pベース領域23、N+エミッタ領域24はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【0108】
すなわち、例えば、P+コレクタ層403の形成時には1時間のゲッタリングが施されることになり、P+コレクタ層403の形成に際して重金属不純物が混入することがあっても、それらはポリシリコン層402に含まれる結晶欠陥に捕獲され、IGBT400の動作に関わる半導体層内の重金属不純物の増加を防止でき、N-層405の電気抵抗を低減して、オン電圧を低減することが可能となる。
【0109】
なお、MOS領域10の形成に際して、Pベース領域23およびN+エミッタ領域24を形成する際の熱処理によるゲッタリングの効果、MOS領域10の代わりに、図9および図10に示すMOS領域10Aおよび10Bを形成する場合については、実施の形態1において説明しているので重複する説明は省略する。
【0110】
また、IGBT400において、重金属不純物のゲッタリング工程終了後もポリシリコン層402を除去せずに、ポリシリコン層402上にコレクタ電極406を形成することにより、コレクタ電極406とポリシリコン層402との接触抵抗を低減して、IGBT400のオン電圧をさらに低減することができる効果も、実施の形態3において説明したIGBT300と同様であるので、重複する説明は省略する。
【0111】
<4−4.変形例>
以上説明したIGBT400においては、P+コレクタ層403の全面に渡ってポリシリコン層402を形成した構成を示したが、ポリシリコン層402は必ずしも全面的に形成する必要はない。
【0112】
図38にP+コレクタ層403の外側主面に、ゲッタリング層としてのポリシリコン層402Aを選択的に形成したIGBT400Aを示す。
【0113】
図38において、P+コレクタ層403の外側主面上にはポリシリコン層402Aが形成されていない部分があり、当該部分にはコレクタ電極406Aが直接に接触する構成となっている。その他の構成は図32を用いて説明したIGBT400と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。
【0114】
IGBT400Aの製造方法は、まず、図39に示すように、シリコン基板401を準備し、その下主面(後にコレクタ電極が形成される側)に例えばCVD法によりポリシリコン層を全面的に形成し、写真製版技術によりパターニングしてポリシリコン層402Aを選択的に形成する。これ以後の工程は、図33〜図37を用いて説明したIGBT400の製造方法と同様であり重複する説明は省略する。
【0115】
また、ポリシリコン層402Aの平面形状も、図30および図31を用いて説明したストライプ状あるいは島状と同様であるので重複する説明は省略する。
【0116】
そして、ポリシリコン層402Aがストライプ状あるいは島状となるように選択的に形成することで、ポリシリコン層の存在に起因する基板の反りを低減できるという作用効果が得られる。
【0117】
<実施の形態1〜4の変形例>
以上説明した本発明に係る実施の形態1〜4においては、単結晶のシリコン基板を半導体基体の主材としたが、単結晶基板の代わりにエピタキシャル基板を使用しても良いことは言うまでもない。
【0118】
また、導電型もN型に限定されず、P型であっても良い。その場合は、IGBTはPチャネル型となる。
【0119】
<実施の形態5>
以上説明した本発明に係る実施の形態1〜4においては、IGBTへの適用を例として説明したが、本発明の適用はIGBTに限定されるものではなく、GTO(Gate Turn Off)サイリスタ、MCT(Mos Control Thyristor)、EST(Emitter Switched Thyristor)等の縦型構造の半導体装置に適用可能である。以下、GTOサイリスタ、MCT、ESTに本発明を適用した構成を、図40、図41、図42にそれぞれ示す。
【0120】
<5−1.GTOサイリスタ>
図40は、本発明を適用したGTOサイリスタ500の構成を示す断面図である。GTOサイリスタ500は、ゲッタリング層502、P+層503(第2の半導体層)、N+バッファ層504(第3の半導体層)、N-層505(第1の半導体層)、P層506、N+層507が順に積層されて構成される半導体基体15と、P層506に選択的に形成されたゲート電極508と、P層506上に選択的に形成されたN+層507の上主面に形成されたカソード電極509(第2の主電極)と、半導体基体15の下主面、すなわちゲッタリング層502の外側主面に形成されたアノード電極501(第1の主電極)とを備えている。
【0121】
ここで、ゲッタリング層502は、実施の形態1〜4において説明したダメージ層あるいはポリシリコン層で構成され、GTOサイリスタ500の製造過程、例えば、P+層503、N+バッファ層504、P層506、N+層507の形成工程で導入された重金属不純物をゲッタリングすることができる。
【0122】
また、ゲッタリング層502の外側主面上にアノード電極501を形成していることによりアノード電極501とゲッタリング層502との接触抵抗を低減することができる。
【0123】
<5−2.MCT>
図41は、本発明を適用したMCT600の構成を示す断面図である。MCT600は、ゲッタリング層602、P+層603(第2の半導体層)、N+バッファ層604(第3の半導体層)、N-層605(第1の半導体層)、P層606が順に積層されて構成される半導体基体16と、半導体基体16の上主面、すなわちP層606の外側主面上に、ゲート絶縁膜609を挟んで選択的に形成されたゲート電極610と、半導体基体16の上主面に選択的に形成されたカソード電極611(第2の主電極)と、半導体基体16の下主面、すなわちゲッタリング層602の外側主面に形成されたアノード電極601(第1の主電極)とを備えている。
【0124】
P層606の表面からその内部にかけては、選択的にNベース領域607が形成され、当該Nベース領域607の表面からその内部にかけては、選択的に一対のPエミッタ領域608が間隔を開けて対向して形成されている。そして、一対のPエミッタ領域608の対向する側の端縁部と、両者の間のNベース領域607の上部には、上記カソード電極611が形成されている。また、一対のPエミッタ領域608の他方の端縁部、当該端縁部に隣接するNベース領域607、当該Nベース領域607に隣接するP層606の上部には、上記ゲート絶縁膜609を挟んでゲート電極610が形成されている。
【0125】
ここで、ゲッタリング層602は、実施の形態1〜4において説明したダメージ層あるいはポリシリコン層で構成され、MCT600の製造過程、例えば、P+層603、N+バッファ層604、P層606、Nベース領域607の形成工程で導入された重金属不純物をゲッタリングすることができる。
【0126】
また、ゲッタリング層602の外側主面上にアノード電極601を形成していることによりアノード電極601とゲッタリング層602との接触抵抗を低減することができる。
【0127】
<5−3.EST>
図42は、本発明を適用したEST700の構成を示す断面図である。EST700は、ゲッタリング層702、P+層703(第2の半導体層)、N+バッファ層704(第3の半導体層)、N-層705(第1の半導体層)が順に積層されて構成される半導体基体17と、半導体基体17の上主面、すなわちN-層705の外側主面上に、ゲート絶縁膜711を挟んで選択的に形成されたゲート電極712と、半導体基体17の上主面に選択的に形成されたカソード電極713(第2の主電極)と、半導体基体17の下主面、すなわちゲッタリング層702の外側主面に形成されたアノード電極701(第1の主電極)とを備えている。
【0128】
N-層705の表面からその内部にかけては、選択的にP領域706および709が形成され、P領域706の表面からその内部にかけては、選択的にN+領域707が形成されている。また、P領域709に隣接してP+領域710が形成され、P領域709およびP+領域710の表面からその内部にかけては、両領域に渡ってN+領域708が選択的に形成されている。
【0129】
そして、N+領域708の一方の端縁部上およびP+領域710の上部には上記カソード電極713が形成され、N+領域708の他方の端縁部上から、P領域709、N-層705、P領域706、N+領域707の端縁部上にかけて上記ゲート絶縁膜711を挟んでゲート電極712が形成されている。
【0130】
ここで、ゲッタリング層702は、実施の形態1〜4において説明したダメージ層あるいはポリシリコン層で構成され、EST700の製造過程、例えば、P+層703、N+バッファ層704、P領域706および709、N+領域707、N+領域708、P+領域710の形成工程で導入された重金属不純物をゲッタリングすることができる。
【0131】
また、ゲッタリング層702の外側主面上にアノード電極701を形成していることによりアノード電極701とゲッタリング層702との接触抵抗を低減することができる。
【0132】
なお、ゲッタリング層502、602、702は実施の形態1〜4において説明した、ダメージ層やポリシリコン層に該当する。
【0133】
【発明の効果】
本発明に係る請求項1記載の半導体装置によれば、ゲッタリング層を備えるので、例えば、第2導電型の第2の半導体層を形成する際に不可避的に含まれることになる金属不純物がゲッタリング層に偏析するので、製造過程における金属不純物の増加を防止でき、第1の半導体層におけるキャリアのライフタイムを長くして電気抵抗を低減し、オン電圧を低減することが可能となる。また、第1の主電極が、少なくともゲッタリング層上に形成されているので、ゲッタリング層を、その表面が粗くなるように形成することで、第1の主電極との接触面積が増加し、接触抵抗が低減してオン電圧を低減することができ、金属不純物のゲッタリングによるオン電圧の低減の効果と相俟って、半導体装置のオン電圧をより低くすることができる。また、ゲッタリング層がダメージ層で構成されているので、機械的ダメージを与える方法を工夫することで、結晶欠陥の大きさや個数の調整が容易にでき、また、その表面の粗さの調整も任意にできるので、第1の主電極との接触面積を増やして、電気抵抗を低減し、オン電圧の低減を図ることができる。
本発明に係る請求項2記載の半導体装置によれば、ゲッタリング層がポリシリコン層で構成されているので、ポリシリコン層の表面の凹凸により第1の主電極との接触面積を増やして、電気抵抗の低減を図ることができる。また、ポリシリコン層の厚さは比較的制御しやすいので、ポリシリコン層の厚さの違いに起因するオン電圧のばらつきを防止できる。
【0134】
本発明に係る請求項3記載の半導体装置によれば、半導体装置のターンオフ時に第2の主電極の側から伸長してくる空乏層が第2の半導体層に達することを防止してパンチスルー現象を防止できる。また、この構成においても、第3の半導体層を形成する際に不可避的に含まれることになる金属不純物がゲッタリング層に偏析するので、製造過程における金属不純物の増加を防止でき、第1の半導体層におけるキャリアのライフタイムを長くして、電気抵抗を低減し、オン電圧を低減することが可能となる。
【0137】
本発明に係る請求項4記載の半導体装置によれば、ポリシリコン層が選択的に形成されているので、ポリシリコン層が全面的に形成された場合に比べて、ポリシリコン層上に形成される酸化膜に起因する応力が緩和され、半導体基板の反りを防止することができる。
【0138】
本発明に係る請求項5記載の半導体装置によれば、複数のストライプの配列方向に直交する方向の半導体基板の端縁部の反りを確実に防止できる。
【0139】
本発明に係る請求項6記載の半導体装置によれば、半導体基板の端縁部のいずれの部分においても反りを防止できる。
【0140】
本発明に係る請求項7記載の半導体装置の製造方法によれば、請求項1記載の半導体装置に適した製造方法が得られる。また、ゲッタリング層の形成後に第2の半導体層を形成するので、第2の半導体層の形成に際して、不可避的に半導体基体に含まれることになる金属不純物を、熱拡散工程の際の加熱によりゲッタリング層に偏析させることができる。
【0141】
本発明に係る請求項8記載の半導体装置の製造方法によれば、ゲッタリング層の形成後に第3の半導体層を形成するので、第3の半導体層の形成に際して、不可避的に半導体基体に含まれることになる金属不純物を、熱拡散工程の際の加熱によりゲッタリング層に偏析させることができる。
【0142】
本発明に係る請求項9記載の半導体装置の製造方法によれば、ゲッタリング層を比較的容易に形成することができ、サンドブラストの研磨材の粒径を調整することで、結晶欠陥の大きさや個数の調整が容易にでき、また、その表面の粗さの調整も任意にできる。
【0143】
本発明に係る請求項10記載の半導体装置の製造方法によれば、ポリシリコン層の厚さは比較的制御がしやすいので、半導体装置間でポリシリコン層の厚さがばらつくことが防止され、厚さの違いに起因するオン電圧のばらつきを防止できる。
【0144】
本発明に係る請求項11記載の半導体装置の製造方法によれば、ポリシリコン層を選択的に形成することが容易にでき、ポリシリコン層が全面的に形成された場合に比べて、ポリシリコン層上に形成される酸化膜に起因する応力が緩和され、半導体基板の反りを防止することができる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態1の半導体装置の構成を示す断面図である。
【図2】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図3】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図4】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図5】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図6】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図7】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図8】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図9】 MOS領域の構成の一例を示す図である。
【図10】 MOS領域の構成の一例を示す図である。
【図11】 ダメージ層における電極との接触抵抗を説明する図である。
【図12】 本発明に係る実施の形態2の半導体装置の構成を示す断面図である。
【図13】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図14】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図15】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図16】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図17】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図18】 本発明に係る実施の形態3の半導体装置の構成を示す断面図である。
【図19】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図20】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図21】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図22】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図23】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図24】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図25】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図26】 ポリシリコン層の厚みとオン電圧の関係を説明する図である。
【図27】 ポリシリコン層の厚みとオン電圧の関係を説明する図である。
【図28】 本発明に係る実施の形態3の半導体装置の変形例の構成を示す断面図である。
【図29】 本発明に係る実施の形態3の半導体装置の変形例の製造工程を説明する断面図である。
【図30】 ポリシリコン層の平面視形状の一例を示す図である。
【図31】 ポリシリコン層の平面視形状の一例を示す図である。
【図32】 本発明に係る実施の形態4の半導体装置の構成を示す断面図である。
【図33】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図34】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図35】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図36】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図37】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図38】 本発明に係る実施の形態4の半導体装置の変形例の構成を示す断面図である。
【図39】 本発明に係る実施の形態4の半導体装置の変形例の製造工程を説明する断面図である。
【図40】 本発明に係る実施の形態5の半導体装置の構成を示す断面図である。
【図41】 本発明に係る実施の形態5の半導体装置の構成を示す断面図である。
【図42】 本発明に係る実施の形態5の半導体装置の構成を示す断面図である。
【図43】 従来の半導体装置の構成を示す断面図である。
【符号の説明】
102,202 ダメージ層、302,302A,402,402A ポリシリコン層、502,602,702 ゲッタリング層。
Claims (11)
- 第1導電型の第1の半導体層と、
前記第1の半導体層の第1の主面と界面をなすように設けられた比較的高濃度の第2導電型の第2の半導体層と、
前記第2の半導体層の前記第1の半導体層との界面とは反対側の第1の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、
少なくとも前記ゲッタリング層の前記第2の半導体層との界面とは反対側の第1の主面上に接するように設けられた第1の主電極と、
前記第1の半導体層の前記第1の主面とは反対側の第2の主面上に設けられた第2の主電極とを備え、
前記ゲッタリング層は、機械的ダメージにより生じた結晶欠陥を有するダメージ層である、半導体装置。 - 第1導電型の第1の半導体層と、
前記第1の半導体層の第1の主面と界面をなすように設けられた比較的高濃度の第2導電型の第2の半導体層と、
前記第2の半導体層の前記第1の半導体層との界面とは反対側の第1の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、
少なくとも前記ゲッタリング層の前記第2の半導体層との界面とは反対側の第1の主面上に接するように設けられた第1の主電極と、
前記第1の半導体層の前記第1の主面とは反対側の第2の主面上に設けられた第2の主電極とを備え、
前記ゲッタリング層は、結晶欠陥を有するポリシリコン層である、半導体装置。 - 前記第1の半導体層は、その内部に、前記第2の半導体層と界面をなすように設けられた比較的高濃度の第1導電型の第3の半導体層を備える、請求項1または請求項2記載の半導体装置。
- 前記ポリシリコン層は、前記第2の半導体層の前記第1の主面上に選択的に形成され、
前記第1の主電極は、前記第2の半導体層にも接するように形成される、請求項2記載の半導体装置。 - 前記ゲッタリング層の平面視形状は、複数のストライプが間隔を開けて配列された形状である、請求項4記載の半導体装置。
- 前記ゲッタリング層の平面視形状は、複数の島状領域が間隔を開けて配列された形状である請求項4記載の半導体装置。
- ( a ) 第1導電型の半導体基板の第1の主面上に、金属不純物を偏析させるゲッタリング層を形成する工程と、
( b ) 前記半導体基板内に、前記ゲッタリング層を介して第2導電型の不純物を導入し、熱拡散により該不純物を第1の深さに比較的高濃度に拡散し、前記第2導電型の不純物が及ばない領域を第1導電型の第1の半導体層とし、前記第2導電型の不純物が拡散した領域を前記ゲッタリング層と界面をなす第2の半導体層とする工程と、
( c ) 少なくとも前記ゲッタリング層の前記第2の半導体層との界面とは反対側の第1の主面上に接するように第1の主電極を形成する工程と、
( d ) 前記半導体基板の前記第1の主面とは反対側の第2の主面上に接するように第2の主電極を形成する工程とを備える半導体装置の製造方法。 - 前記工程 ( b ) に先だって、
前記半導体基板内に、前記ゲッタリング層を介して第1導電型の不純物を導入し、熱拡散により該不純物を前記第1の深さよりも深い第2の深さに拡散し、比較的高濃度の第3の半導体層を形成する工程をさらに備える請求項7記載の半導体装置の製造方法。 - 前記工程 ( a ) は、
前記半導体基板の第1の主面にサンドブラスト処理を施すことで機械的ダメージを与え、結晶欠陥を発生させる工程を備える、請求項7記載の半導体装置の製造方法。 - 前記工程 ( a ) は、前記半導体基板の一方の主面上にポリシリコン層をCVD法により形成する工程を備える、請求項7記載の半導体装置の製造方法。
- 前記ポリシリコン層を形成する工程は、前記半導体基板の第1の主面に全面に渡って前記ポリシリコン層を形成した後、写真製版によりパターニングを行って、前記ポリシリコン層を選択的に除去する工程を含む、請求項10記載の半導体装置の製造方法。
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