JPH077007A - 半導体装置用基板製造方法 - Google Patents
半導体装置用基板製造方法Info
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- JPH077007A JPH077007A JP5147349A JP14734993A JPH077007A JP H077007 A JPH077007 A JP H077007A JP 5147349 A JP5147349 A JP 5147349A JP 14734993 A JP14734993 A JP 14734993A JP H077007 A JPH077007 A JP H077007A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【目的】 効率的な半導体装置用基板製造ができ、かつ
半導体装置の高集積化が可能な半導体装置用基板製造方
法の提供を目的とする。 【構成】 半導体装置用基板1の表裏両面にポリシリコ
ン膜20を形成し(図1B)、表面のポリシリコン膜だ
けをエッチングにより除去する(図1C)。裏面に残存
したポリシリコン膜20を選択的にエッチングし、素子
形成領域30だけを残す(図1D)。素子形成領域30
に形成されたポリシリコン膜20と基板1との界面には
歪ST10、ST20が生じ、基板1内の不純物(Fe
等)が確実にトラップされる。また、ポリシリコン膜2
0が基板裏面に分離して形成されるので、ポリシリコン
膜2の引張り応力が緩和され基板1が反ることが少なく
なり、効率的な半導体装置用基板製造が可能となる。
半導体装置の高集積化が可能な半導体装置用基板製造方
法の提供を目的とする。 【構成】 半導体装置用基板1の表裏両面にポリシリコ
ン膜20を形成し(図1B)、表面のポリシリコン膜だ
けをエッチングにより除去する(図1C)。裏面に残存
したポリシリコン膜20を選択的にエッチングし、素子
形成領域30だけを残す(図1D)。素子形成領域30
に形成されたポリシリコン膜20と基板1との界面には
歪ST10、ST20が生じ、基板1内の不純物(Fe
等)が確実にトラップされる。また、ポリシリコン膜2
0が基板裏面に分離して形成されるので、ポリシリコン
膜2の引張り応力が緩和され基板1が反ることが少なく
なり、効率的な半導体装置用基板製造が可能となる。
Description
【0001】
【0002】
【従来の技術】一般に、半導体装置はウェハーと呼ばれ
る薄い基板上に形成される。この半導体装置用ウェハー
内の素子形成領域にある不純物(Fe等)除去の為、ウ
ェハー上に膜を形成してウェハーと膜の界面に歪を作
り、歪にウェハー内の不純物をトラップさせる技術をゲ
ッタリングと呼んでいる。特にウェハーの外部からゲッ
タリング機能を与えることをEG(Extrinsic Getterin
g)という。
る薄い基板上に形成される。この半導体装置用ウェハー
内の素子形成領域にある不純物(Fe等)除去の為、ウ
ェハー上に膜を形成してウェハーと膜の界面に歪を作
り、歪にウェハー内の不純物をトラップさせる技術をゲ
ッタリングと呼んでいる。特にウェハーの外部からゲッ
タリング機能を与えることをEG(Extrinsic Getterin
g)という。
【0003】このゲッタリングのメカニズムを図に基づ
き簡単に説明する。図9Aにウェハー1の裏面に形成さ
れたポリシリコン膜の粒子10の一部を示す。なお、図
9は説明の便宜上、ウエハー1の裏面が上方に向くよう
にしている。ポリシリコン膜の粒子10は半導体装置の
製造工程中に成長して図9Bに示すようになる。成長の
際、ポリシリコン膜の粒子10とウェハー1との界面H
S1やポリシリコン膜の粒子10間のウェハー側HS2
に歪が発生する(図9B)。このような歪を緩和する
為、ウェハー1内の不純物(Fe等)が歪の生ずる界面
HS1及び粒子間HS2部分にトラップされる。さら
に、ポリシリコン膜が形成されたウェハー1に熱処理を
行なうことで、ウェハー1内の不純物(Fe等)は、上
記の歪が生ずる箇所に確実にトラップされる。
き簡単に説明する。図9Aにウェハー1の裏面に形成さ
れたポリシリコン膜の粒子10の一部を示す。なお、図
9は説明の便宜上、ウエハー1の裏面が上方に向くよう
にしている。ポリシリコン膜の粒子10は半導体装置の
製造工程中に成長して図9Bに示すようになる。成長の
際、ポリシリコン膜の粒子10とウェハー1との界面H
S1やポリシリコン膜の粒子10間のウェハー側HS2
に歪が発生する(図9B)。このような歪を緩和する
為、ウェハー1内の不純物(Fe等)が歪の生ずる界面
HS1及び粒子間HS2部分にトラップされる。さら
に、ポリシリコン膜が形成されたウェハー1に熱処理を
行なうことで、ウェハー1内の不純物(Fe等)は、上
記の歪が生ずる箇所に確実にトラップされる。
【0004】次に、通常行なわれているゲッタリングの
方法について説明する。まず、図7Aに示すウェハー1
の表裏面に対し、CVD法によってポリシリコン膜20
を形成する(図7B)。次に、形成したポリシリコン膜
20のうちウェハー1の表面側(図7の上方向)のポリ
シリコン膜20だけをエッチングにより除去する。この
時、ウェハー1の裏面にはポリシリコン膜20が残存す
る(図7C)。したがって、ポリシリコン膜20とウェ
ハー1との界面等に歪が発生する(図9参照)。
方法について説明する。まず、図7Aに示すウェハー1
の表裏面に対し、CVD法によってポリシリコン膜20
を形成する(図7B)。次に、形成したポリシリコン膜
20のうちウェハー1の表面側(図7の上方向)のポリ
シリコン膜20だけをエッチングにより除去する。この
時、ウェハー1の裏面にはポリシリコン膜20が残存す
る(図7C)。したがって、ポリシリコン膜20とウェ
ハー1との界面等に歪が発生する(図9参照)。
【0005】ところで、ウェハー1はポリシリコン膜2
0と相対的に内側(矢印200方向)に対する応力を有
しており、他方ウェハー1の裏面に形成されたポリシリ
コン膜20はウェハー1と相対的に外側(矢印100方
向)に対して応力を有している(図8A)。この応力方
向の相違(矢印100方向と矢印200方向)によりウ
ェハー1とポリシリコン膜20の界面には歪ST1、S
T2が発生する(図8A)。したがって、ウェハー1内
の不純物(Fe等)を、歪ST1及びST2にトラップ
することが可能となる。
0と相対的に内側(矢印200方向)に対する応力を有
しており、他方ウェハー1の裏面に形成されたポリシリ
コン膜20はウェハー1と相対的に外側(矢印100方
向)に対して応力を有している(図8A)。この応力方
向の相違(矢印100方向と矢印200方向)によりウ
ェハー1とポリシリコン膜20の界面には歪ST1、S
T2が発生する(図8A)。したがって、ウェハー1内
の不純物(Fe等)を、歪ST1及びST2にトラップ
することが可能となる。
【0006】次に図7Cに示すウェハー1に熱処理を施
す。この熱処理によりウェハー1内の不純物(Fe等)
は、より確実に歪ST1及びST2部分にトラップされ
る。熱処理終了後、ウェハー1に形成されたポリシリコ
ン膜20を除去し、半導体装置用のウェハーが完成す
る。
す。この熱処理によりウェハー1内の不純物(Fe等)
は、より確実に歪ST1及びST2部分にトラップされ
る。熱処理終了後、ウェハー1に形成されたポリシリコ
ン膜20を除去し、半導体装置用のウェハーが完成す
る。
【0007】すなわち、ゲッタリングを行なうことでウ
ェハー内の不純物を確実に歪部分にトラップすることが
出来、素子形成領域の純度と半導体装置の品質の向上を
図ることが可能となる。
ェハー内の不純物を確実に歪部分にトラップすることが
出来、素子形成領域の純度と半導体装置の品質の向上を
図ることが可能となる。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置用基板製造方法には以下の問題があった。前
述のように、ウェハー1は内側(矢印200方向)に対
する応力を有し、ポリシリコン膜20は外側(矢印10
0方向)に対して応力を有している(図8A)。図7C
に示すように、ポリシリコン膜20がウェハーの裏面に
残存すると、ウェハー1の有する内側(矢印200方
向)への圧縮応力とポリシリコン膜20の有する外側
(矢印100方向)への引張り応力とにより、ウェハー
1には矢印300方向に応力が働く(図8B)。応力が
矢印300方向に働くと、ウェハー1は反ってしまう
(図8B)。さらに、不純物(Fe等)を歪にトラップ
させるため熱処理が施されると、ウェハー1の矢印30
0方向への応力は加速され、ウェハー1は図8Cのよう
に反ってしまう。
半導体装置用基板製造方法には以下の問題があった。前
述のように、ウェハー1は内側(矢印200方向)に対
する応力を有し、ポリシリコン膜20は外側(矢印10
0方向)に対して応力を有している(図8A)。図7C
に示すように、ポリシリコン膜20がウェハーの裏面に
残存すると、ウェハー1の有する内側(矢印200方
向)への圧縮応力とポリシリコン膜20の有する外側
(矢印100方向)への引張り応力とにより、ウェハー
1には矢印300方向に応力が働く(図8B)。応力が
矢印300方向に働くと、ウェハー1は反ってしまう
(図8B)。さらに、不純物(Fe等)を歪にトラップ
させるため熱処理が施されると、ウェハー1の矢印30
0方向への応力は加速され、ウェハー1は図8Cのよう
に反ってしまう。
【0009】図8Cに示すようにウェハー1が反ってし
まうと、効率的な半導体装置用基板の製造ができず、製
品歩留りが悪くなってしまうという問題があった。ま
た、反った半導体装置用基板を用いると、半導体装置を
製造する工程(例えば、露光工程)に中央部分と端部分
とで露光ずれを生じてしまい半導体装置を正確に製造す
ることが出来なくなるという問題があった。特に集積度
の高い半導体装置の製造工程中においては、半導体装置
用基板に少しの反りがあっても高集積の半導体装置の製
造が出来ないという問題があった。
まうと、効率的な半導体装置用基板の製造ができず、製
品歩留りが悪くなってしまうという問題があった。ま
た、反った半導体装置用基板を用いると、半導体装置を
製造する工程(例えば、露光工程)に中央部分と端部分
とで露光ずれを生じてしまい半導体装置を正確に製造す
ることが出来なくなるという問題があった。特に集積度
の高い半導体装置の製造工程中においては、半導体装置
用基板に少しの反りがあっても高集積の半導体装置の製
造が出来ないという問題があった。
【0010】そこで、本発明は効率的な半導体装置用基
板製造ができ、かつ半導体装置の高集積化が可能な半導
体装置用基板製造方法の提供を目的とする。
板製造ができ、かつ半導体装置の高集積化が可能な半導
体装置用基板製造方法の提供を目的とする。
【0011】
【課題を解決するための手段】請求項1の半導体装置用
基板製造方法は、基板表裏面にゲッタリング膜を形成す
るゲッタリング膜形成工程、基板表面に形成されたゲッ
タリング膜を除去する表面除去工程、基板裏面のゲッタ
リング膜を選択的に除去する選択除去工程、を備えたこ
とを特徴としている。
基板製造方法は、基板表裏面にゲッタリング膜を形成す
るゲッタリング膜形成工程、基板表面に形成されたゲッ
タリング膜を除去する表面除去工程、基板裏面のゲッタ
リング膜を選択的に除去する選択除去工程、を備えたこ
とを特徴としている。
【0012】請求項2の半導体装置用基板製造方法は、
基板裏面にゲッタリング膜を形成するゲッタリング膜裏
面形成工程、基板裏面に形成されたゲッタリング膜を選
択的に除去する裏面選択除去工程、を備えたことを特徴
としている。
基板裏面にゲッタリング膜を形成するゲッタリング膜裏
面形成工程、基板裏面に形成されたゲッタリング膜を選
択的に除去する裏面選択除去工程、を備えたことを特徴
としている。
【0013】請求項3の半導体装置用基板製造方法は、
基板裏面に選択的にゲッタリング膜を形成するゲッタリ
ング膜選択形成工程、を備えたことを特徴としている。
基板裏面に選択的にゲッタリング膜を形成するゲッタリ
ング膜選択形成工程、を備えたことを特徴としている。
【0014】
【作用】請求項1及び請求項2に係る半導体装置用基板
製造方法は、基板裏面に形成されたゲッタリング膜を選
択的に除去する。
製造方法は、基板裏面に形成されたゲッタリング膜を選
択的に除去する。
【0015】また、請求項3に係る半導体装置用基板製
造方法は、基板裏面に選択的にゲッタリング膜を形成す
る。
造方法は、基板裏面に選択的にゲッタリング膜を形成す
る。
【0016】したがって、基板応力に対して逆方向のゲ
ッタリング膜応力が緩和され、基板が反ることがない。
ッタリング膜応力が緩和され、基板が反ることがない。
【0017】
【実施例】本発明に係る半導体装置用基板製造方法につ
いて以下に説明する。本実施例においても、前述のゲッ
タリングを用いて半導体装置用基板の製造を行なう。ま
ず、図1Aに示すウェハー(基板)1の表裏面に対し、
ゲッタリング膜であるポリシリコン膜20をCVD法に
よって形成する(図1B)。ポリシリコン膜20を形成
した基板1の裏面全体にレジスト(図示せず)を形成
し、基板表面のポリシリコン膜20をエッチングにより
除去する(図1C)。
いて以下に説明する。本実施例においても、前述のゲッ
タリングを用いて半導体装置用基板の製造を行なう。ま
ず、図1Aに示すウェハー(基板)1の表裏面に対し、
ゲッタリング膜であるポリシリコン膜20をCVD法に
よって形成する(図1B)。ポリシリコン膜20を形成
した基板1の裏面全体にレジスト(図示せず)を形成
し、基板表面のポリシリコン膜20をエッチングにより
除去する(図1C)。
【0018】次に、裏面に残存したポリシリコン膜20
に対し、半導体装置が形成される箇所(素子形成領域3
0)だけにレジスト(図示せず)を形成し、他の箇所の
ポリシリコン膜20をエッチングによって除去する(図
1D)。すなわち、基板裏面に形成されたポリシリコン
膜20を選択的に除去することで、素子形成領域30上
だけにポリシリコン膜20が残る。このようにしてポリ
シリコン膜20が選択的に形成された基板1の裏面の一
例を図6Aに示す。
に対し、半導体装置が形成される箇所(素子形成領域3
0)だけにレジスト(図示せず)を形成し、他の箇所の
ポリシリコン膜20をエッチングによって除去する(図
1D)。すなわち、基板裏面に形成されたポリシリコン
膜20を選択的に除去することで、素子形成領域30上
だけにポリシリコン膜20が残る。このようにしてポリ
シリコン膜20が選択的に形成された基板1の裏面の一
例を図6Aに示す。
【0019】素子形成領域30に形成されたポリシリコ
ン膜20は、基板1との界面に歪ST10、ST20を
生じさせる(図1D)。この歪ST10、ST20に基
板1内(主に素子形成領域30)の不純物(Fe等)が
確実にトラップされる。したがって、素子形成領域の純
度と半導体装置の品質の向上を図ることが可能となる。
ン膜20は、基板1との界面に歪ST10、ST20を
生じさせる(図1D)。この歪ST10、ST20に基
板1内(主に素子形成領域30)の不純物(Fe等)が
確実にトラップされる。したがって、素子形成領域の純
度と半導体装置の品質の向上を図ることが可能となる。
【0020】ここで、図1Dに示した基板1及びポリシ
リコン膜20との応力の関係を図2に掲げる。前述のよ
うに、基板1の圧縮応力は内側(矢印100方向)に働
き、ポリシリコン膜20の引張り応力は外側(矢印20
0方向)に働く(図8A)。しかし、本実施例で形成さ
れたポリシリコン膜20の外側(矢印200方向)への
引張り応力は、図8Bに示したものとは異なり、分離さ
れた各ポリシリコン膜毎に働く(図2)。すなわち、ポ
リシリコン膜20を本実施例のように形成することで、
外側(矢印200方向)への応力が緩和され、図8Aに
示すような矢印300方向への応力は働くことがない。
したがって、熱処理を施しても基板1は図8Cのように
反ることがない。
リコン膜20との応力の関係を図2に掲げる。前述のよ
うに、基板1の圧縮応力は内側(矢印100方向)に働
き、ポリシリコン膜20の引張り応力は外側(矢印20
0方向)に働く(図8A)。しかし、本実施例で形成さ
れたポリシリコン膜20の外側(矢印200方向)への
引張り応力は、図8Bに示したものとは異なり、分離さ
れた各ポリシリコン膜毎に働く(図2)。すなわち、ポ
リシリコン膜20を本実施例のように形成することで、
外側(矢印200方向)への応力が緩和され、図8Aに
示すような矢印300方向への応力は働くことがない。
したがって、熱処理を施しても基板1は図8Cのように
反ることがない。
【0021】完成した基板の反りが少ないことから、半
導体装置用の基板の歩留りが向上し、本実施例によって
製造した基板を用いると集積度の高い半導体装置を確実
に製造することが可能となる。
導体装置用の基板の歩留りが向上し、本実施例によって
製造した基板を用いると集積度の高い半導体装置を確実
に製造することが可能となる。
【0022】なお、本実施例においては、基板表面のポ
リシリコン膜20を除去した後に裏面のポリシリコン膜
を選択的に除去した。しかし、ポリシリコン膜20が確
実に除去出来るのであれば、表面のポリシリコン膜20
を除去する際、同時に裏面のポリシリコン膜を選択的に
除去しても良い。
リシリコン膜20を除去した後に裏面のポリシリコン膜
を選択的に除去した。しかし、ポリシリコン膜20が確
実に除去出来るのであれば、表面のポリシリコン膜20
を除去する際、同時に裏面のポリシリコン膜を選択的に
除去しても良い。
【0023】また、本発明に係る半導体装置用基板製造
方法の他の実施例を説明する。上記実施例では、基板1
の表裏両面に対しポリシリコン膜20を形成し(図1
B)、表面のポリシリコン膜をエッチング除去した後、
裏面のポリシリコン膜を選択的にエッチング除去してい
た(図1D)。
方法の他の実施例を説明する。上記実施例では、基板1
の表裏両面に対しポリシリコン膜20を形成し(図1
B)、表面のポリシリコン膜をエッチング除去した後、
裏面のポリシリコン膜を選択的にエッチング除去してい
た(図1D)。
【0024】しかし、本実施例においては、図3Aに示
す基板1の裏面だけにポリシリコン膜20を形成し(図
3B)、素子形成領域30だけにポリシリコン膜20を
選択的に残すように他の箇所をエッチングにより除去す
る(図3C)。このようにして、ポリシリコン膜20を
基板に対して格子状に形成する(図6A)。本実施例の
方法を用いると、基板の表裏両面にポリシリコン膜20
を形成した後、表面をエッチング除去する手間が省け
る。なお、基板1の裏面だけにポリシリコン膜20を形
成するには、基板1の表面を台に接触させながらポリシ
リコン膜20を形成させる。
す基板1の裏面だけにポリシリコン膜20を形成し(図
3B)、素子形成領域30だけにポリシリコン膜20を
選択的に残すように他の箇所をエッチングにより除去す
る(図3C)。このようにして、ポリシリコン膜20を
基板に対して格子状に形成する(図6A)。本実施例の
方法を用いると、基板の表裏両面にポリシリコン膜20
を形成した後、表面をエッチング除去する手間が省け
る。なお、基板1の裏面だけにポリシリコン膜20を形
成するには、基板1の表面を台に接触させながらポリシ
リコン膜20を形成させる。
【0025】さらに、他の実施例について説明する。上
記両実施例においては、基板裏面に形成したポリシリコ
ン膜20を選択的に除去することでゲッタリング膜(ポ
リシリコン膜20)を形成していた。しかし、本実施例
においては、基板裏面に対してポリシリコン膜20を選
択的に形成する。
記両実施例においては、基板裏面に形成したポリシリコ
ン膜20を選択的に除去することでゲッタリング膜(ポ
リシリコン膜20)を形成していた。しかし、本実施例
においては、基板裏面に対してポリシリコン膜20を選
択的に形成する。
【0026】まず、図4Aに示す基板1の裏面を熱酸化
させ、シリコン酸化膜3を形成する(図4B)。次に、
形成したシリコン酸化膜3の素子形成領域30以外の箇
所にレジスト(図示せず)を形成し、素子形成領域30
のシリコン酸化膜3をエッチングにより除去する。エッ
チング除去後、基板裏面にポリシリコン膜20を形成す
る(図4C)。また、形成したポリシリコン膜20をシ
リコン酸化膜3と同じ高さになるようグラインダーを用
いてメカニカルグラインドにより除去する(図5A)。
メカニカルグラインド後、シリコン酸化膜3だけをフッ
酸水溶液によりエッチング除去する(図5B)。このよ
うにして、図6Aに掲げる格子状のポリシリコン膜20
が基板1の裏面に選択的に形成される。
させ、シリコン酸化膜3を形成する(図4B)。次に、
形成したシリコン酸化膜3の素子形成領域30以外の箇
所にレジスト(図示せず)を形成し、素子形成領域30
のシリコン酸化膜3をエッチングにより除去する。エッ
チング除去後、基板裏面にポリシリコン膜20を形成す
る(図4C)。また、形成したポリシリコン膜20をシ
リコン酸化膜3と同じ高さになるようグラインダーを用
いてメカニカルグラインドにより除去する(図5A)。
メカニカルグラインド後、シリコン酸化膜3だけをフッ
酸水溶液によりエッチング除去する(図5B)。このよ
うにして、図6Aに掲げる格子状のポリシリコン膜20
が基板1の裏面に選択的に形成される。
【0027】なお、上記実施例ではゲッタリング膜とし
てポリシリコン膜20を用いた。しかし、基板界面等に
歪を生じ、基板内の不純物(Fe等)を確実にトラップ
することができるものであればどのようなものでもよ
く、例えば窒化膜を用いてもよい。
てポリシリコン膜20を用いた。しかし、基板界面等に
歪を生じ、基板内の不純物(Fe等)を確実にトラップ
することができるものであればどのようなものでもよ
く、例えば窒化膜を用いてもよい。
【0028】また、上記実施例においては、ポリシリコ
ン膜をウェハーに対して格子状に形成した(図6A)。
しかし、少なくとも素子形成領域30の基板内の不純物
を確実にトラップし、しかも引張り応力を緩和して基板
1が図8Cのように反らなければ他の形状に形成しても
よく、例えば同心円状(図6B)やドット形状(図6
C)に形成してもよい。
ン膜をウェハーに対して格子状に形成した(図6A)。
しかし、少なくとも素子形成領域30の基板内の不純物
を確実にトラップし、しかも引張り応力を緩和して基板
1が図8Cのように反らなければ他の形状に形成しても
よく、例えば同心円状(図6B)やドット形状(図6
C)に形成してもよい。
【0029】
【発明の効果】請求項1及び請求項2に係る半導体装置
用基板製造方法においては、基板裏面に形成されたゲッ
タリング膜を選択的に除去する。また、請求項3に係る
半導体装置用基板製造方法においては、基板裏面に選択
的にゲッタリング膜を形成する。すなわち、基板応力に
対して逆方向のゲッタリング膜応力が緩和され、基板が
反ることがない。したがって、効率的な半導体装置用基
板製造ができ、かつ半導体装置の高集積化が可能とな
る。
用基板製造方法においては、基板裏面に形成されたゲッ
タリング膜を選択的に除去する。また、請求項3に係る
半導体装置用基板製造方法においては、基板裏面に選択
的にゲッタリング膜を形成する。すなわち、基板応力に
対して逆方向のゲッタリング膜応力が緩和され、基板が
反ることがない。したがって、効率的な半導体装置用基
板製造ができ、かつ半導体装置の高集積化が可能とな
る。
【図1】本発明に係る半導体装置用基板製造方法の工程
を示す図である。
を示す図である。
【図2】図1に示す半導体装置用基板の引張り応力の関
係を示す図である。
係を示す図である。
【図3】本発明に係る半導体装置用基板製造方法の工程
の他の実施例を示す図である。
の他の実施例を示す図である。
【図4】本発明に係る半導体装置用基板製造方法の工程
の他の実施例を示す図である。
の他の実施例を示す図である。
【図5】本発明に係る半導体装置用基板製造方法の工程
の他の実施例を示す図である。
の他の実施例を示す図である。
【図6】基板裏面に形成されたゲッタリング膜の形状を
示す図である。
示す図である。
【図7】従来の半導体装置用基板製造方法の工程を示す
図である。
図である。
【図8】従来の半導体装置用基板製造方法の工程を示す
図である。
図である。
【図9】基板裏面に形成されたポリシリコン膜の粒子1
0を示す部分拡大図である。
0を示す部分拡大図である。
1・・・・・基板 20・・・・・ポリシリコン膜 30・・・・・素子形成領域 ST10、ST20・・・・・歪
Claims (3)
- 【請求項1】基板表裏面にゲッタリング膜を形成するゲ
ッタリング膜形成工程、 基板表面に形成されたゲッタリング膜を除去する表面除
去工程、 基板裏面のゲッタリング膜を選択的に除去する選択除去
工程、 を備えたことを特徴とする半導体装置用基板製造方法。 - 【請求項2】基板裏面にゲッタリング膜を形成するゲッ
タリング膜裏面形成工程、 基板裏面に形成されたゲッタリング膜を選択的に除去す
る裏面選択除去工程、 を備えたことを特徴とする半導体装置用基板製造方法。 - 【請求項3】基板裏面に選択的にゲッタリング膜を形成
するゲッタリング膜選択形成工程、 を備えたことを特徴とする半導体装置用基板製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5147349A JPH077007A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置用基板製造方法 |
US08/184,642 US5506155A (en) | 1993-06-18 | 1994-01-21 | Method for manufacturing a substrate for semiconductor device using a selective gettering technique |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5147349A JPH077007A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置用基板製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH077007A true JPH077007A (ja) | 1995-01-10 |
Family
ID=15428178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5147349A Pending JPH077007A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置用基板製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5506155A (ja) |
JP (1) | JPH077007A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1154519A (ja) * | 1997-07-30 | 1999-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2009290160A (ja) * | 2008-06-02 | 2009-12-10 | Nissan Motor Co Ltd | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5789308A (en) * | 1995-06-06 | 1998-08-04 | Advanced Micro Devices, Inc. | Manufacturing method for wafer slice starting material to optimize extrinsic gettering during semiconductor fabrication |
JP3545131B2 (ja) * | 1996-06-11 | 2004-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6146980A (en) * | 1997-06-04 | 2000-11-14 | United Microelectronics Corp. | Method for manufacturing silicon substrate having gettering capability |
JP4885426B2 (ja) * | 2004-03-12 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、半導体装置及びその製造方法 |
JP2006294691A (ja) * | 2005-04-06 | 2006-10-26 | Toshiba Corp | 半導体基板及び半導体装置とその製造方法 |
TWI346360B (en) * | 2007-07-18 | 2011-08-01 | Nanya Technology Corp | Method of forming shadow layer on the wafer bevel |
JP2016009730A (ja) * | 2014-06-23 | 2016-01-18 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55125636A (en) * | 1979-03-23 | 1980-09-27 | Nec Corp | Gettering of semiconductor substrate |
JPS57207344A (en) * | 1981-06-16 | 1982-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS59145528A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | パタ−ン形成方法 |
JPS61190947A (ja) * | 1985-02-19 | 1986-08-25 | Toshiba Corp | 微細パタ−ンの形成方法 |
JPH04302432A (ja) * | 1991-03-29 | 1992-10-26 | Mitsubishi Electric Corp | 半導体ウエハ基板 |
JPH0582526A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 半導体基板 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58138033A (ja) * | 1982-02-10 | 1983-08-16 | Toshiba Corp | 半導体基板及び半導体装置の製造方法 |
AT380974B (de) * | 1982-04-06 | 1986-08-11 | Shell Austria | Verfahren zum gettern von halbleiterbauelementen |
US4559086A (en) * | 1984-07-02 | 1985-12-17 | Eastman Kodak Company | Backside gettering of silicon wafers utilizing selectively annealed single crystal silicon portions disposed between and extending into polysilicon portions |
US5250445A (en) * | 1988-12-20 | 1993-10-05 | Texas Instruments Incorporated | Discretionary gettering of semiconductor circuits |
-
1993
- 1993-06-18 JP JP5147349A patent/JPH077007A/ja active Pending
-
1994
- 1994-01-21 US US08/184,642 patent/US5506155A/en not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55125636A (en) * | 1979-03-23 | 1980-09-27 | Nec Corp | Gettering of semiconductor substrate |
JPS57207344A (en) * | 1981-06-16 | 1982-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS59145528A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | パタ−ン形成方法 |
JPS61190947A (ja) * | 1985-02-19 | 1986-08-25 | Toshiba Corp | 微細パタ−ンの形成方法 |
JPH04302432A (ja) * | 1991-03-29 | 1992-10-26 | Mitsubishi Electric Corp | 半導体ウエハ基板 |
JPH0582526A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 半導体基板 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1154519A (ja) * | 1997-07-30 | 1999-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2009290160A (ja) * | 2008-06-02 | 2009-12-10 | Nissan Motor Co Ltd | 半導体装置の製造方法及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US5506155A (en) | 1996-04-09 |
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