JPH077007A - 半導体装置用基板製造方法 - Google Patents
半導体装置用基板製造方法Info
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- JPH077007A JPH077007A JP5147349A JP14734993A JPH077007A JP H077007 A JPH077007 A JP H077007A JP 5147349 A JP5147349 A JP 5147349A JP 14734993 A JP14734993 A JP 14734993A JP H077007 A JPH077007 A JP H077007A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【目的】 効率的な半導体装置用基板製造ができ、かつ
半導体装置の高集積化が可能な半導体装置用基板製造方
法の提供を目的とする。 【構成】 半導体装置用基板１の表裏両面にポリシリコ
ン膜２０を形成し（図１Ｂ）、表面のポリシリコン膜だ
けをエッチングにより除去する（図１Ｃ）。裏面に残存
したポリシリコン膜２０を選択的にエッチングし、素子
形成領域３０だけを残す（図１Ｄ）。素子形成領域３０
に形成されたポリシリコン膜２０と基板１との界面には
歪ＳＴ１０、ＳＴ２０が生じ、基板１内の不純物（Ｆｅ
等）が確実にトラップされる。また、ポリシリコン膜２
０が基板裏面に分離して形成されるので、ポリシリコン
膜２の引張り応力が緩和され基板１が反ることが少なく
なり、効率的な半導体装置用基板製造が可能となる。
半導体装置の高集積化が可能な半導体装置用基板製造方
法の提供を目的とする。 【構成】 半導体装置用基板１の表裏両面にポリシリコ
ン膜２０を形成し（図１Ｂ）、表面のポリシリコン膜だ
けをエッチングにより除去する（図１Ｃ）。裏面に残存
したポリシリコン膜２０を選択的にエッチングし、素子
形成領域３０だけを残す（図１Ｄ）。素子形成領域３０
に形成されたポリシリコン膜２０と基板１との界面には
歪ＳＴ１０、ＳＴ２０が生じ、基板１内の不純物（Ｆｅ
等）が確実にトラップされる。また、ポリシリコン膜２
０が基板裏面に分離して形成されるので、ポリシリコン
膜２の引張り応力が緩和され基板１が反ることが少なく
なり、効率的な半導体装置用基板製造が可能となる。
Description
【０００１】
【０００２】
【従来の技術】一般に、半導体装置はウェハーと呼ばれ
る薄い基板上に形成される。この半導体装置用ウェハー
内の素子形成領域にある不純物（Ｆｅ等）除去の為、ウ
ェハー上に膜を形成してウェハーと膜の界面に歪を作
り、歪にウェハー内の不純物をトラップさせる技術をゲ
ッタリングと呼んでいる。特にウェハーの外部からゲッ
タリング機能を与えることをＥＧ（Extrinsic Getterin
g)という。
る薄い基板上に形成される。この半導体装置用ウェハー
内の素子形成領域にある不純物（Ｆｅ等）除去の為、ウ
ェハー上に膜を形成してウェハーと膜の界面に歪を作
り、歪にウェハー内の不純物をトラップさせる技術をゲ
ッタリングと呼んでいる。特にウェハーの外部からゲッ
タリング機能を与えることをＥＧ（Extrinsic Getterin
g)という。
【０００３】このゲッタリングのメカニズムを図に基づ
き簡単に説明する。図９Ａにウェハー１の裏面に形成さ
れたポリシリコン膜の粒子１０の一部を示す。なお、図
９は説明の便宜上、ウエハー１の裏面が上方に向くよう
にしている。ポリシリコン膜の粒子１０は半導体装置の
製造工程中に成長して図９Ｂに示すようになる。成長の
際、ポリシリコン膜の粒子１０とウェハー１との界面Ｈ
Ｓ１やポリシリコン膜の粒子１０間のウェハー側ＨＳ２
に歪が発生する（図９Ｂ）。このような歪を緩和する
為、ウェハー１内の不純物（Ｆｅ等）が歪の生ずる界面
ＨＳ１及び粒子間ＨＳ２部分にトラップされる。さら
に、ポリシリコン膜が形成されたウェハー１に熱処理を
行なうことで、ウェハー１内の不純物（Ｆｅ等）は、上
記の歪が生ずる箇所に確実にトラップされる。
き簡単に説明する。図９Ａにウェハー１の裏面に形成さ
れたポリシリコン膜の粒子１０の一部を示す。なお、図
９は説明の便宜上、ウエハー１の裏面が上方に向くよう
にしている。ポリシリコン膜の粒子１０は半導体装置の
製造工程中に成長して図９Ｂに示すようになる。成長の
際、ポリシリコン膜の粒子１０とウェハー１との界面Ｈ
Ｓ１やポリシリコン膜の粒子１０間のウェハー側ＨＳ２
に歪が発生する（図９Ｂ）。このような歪を緩和する
為、ウェハー１内の不純物（Ｆｅ等）が歪の生ずる界面
ＨＳ１及び粒子間ＨＳ２部分にトラップされる。さら
に、ポリシリコン膜が形成されたウェハー１に熱処理を
行なうことで、ウェハー１内の不純物（Ｆｅ等）は、上
記の歪が生ずる箇所に確実にトラップされる。
【０００４】次に、通常行なわれているゲッタリングの
方法について説明する。まず、図７Ａに示すウェハー１
の表裏面に対し、ＣＶＤ法によってポリシリコン膜２０
を形成する（図７Ｂ）。次に、形成したポリシリコン膜
２０のうちウェハー１の表面側（図７の上方向）のポリ
シリコン膜２０だけをエッチングにより除去する。この
時、ウェハー１の裏面にはポリシリコン膜２０が残存す
る（図７Ｃ）。したがって、ポリシリコン膜２０とウェ
ハー１との界面等に歪が発生する（図９参照）。
方法について説明する。まず、図７Ａに示すウェハー１
の表裏面に対し、ＣＶＤ法によってポリシリコン膜２０
を形成する（図７Ｂ）。次に、形成したポリシリコン膜
２０のうちウェハー１の表面側（図７の上方向）のポリ
シリコン膜２０だけをエッチングにより除去する。この
時、ウェハー１の裏面にはポリシリコン膜２０が残存す
る（図７Ｃ）。したがって、ポリシリコン膜２０とウェ
ハー１との界面等に歪が発生する（図９参照）。
【０００５】ところで、ウェハー１はポリシリコン膜２
０と相対的に内側（矢印２００方向）に対する応力を有
しており、他方ウェハー１の裏面に形成されたポリシリ
コン膜２０はウェハー１と相対的に外側（矢印１００方
向）に対して応力を有している（図８Ａ）。この応力方
向の相違（矢印１００方向と矢印２００方向）によりウ
ェハー１とポリシリコン膜２０の界面には歪ＳＴ１、Ｓ
Ｔ２が発生する（図８Ａ）。したがって、ウェハー１内
の不純物（Ｆｅ等）を、歪ＳＴ１及びＳＴ２にトラップ
することが可能となる。
０と相対的に内側（矢印２００方向）に対する応力を有
しており、他方ウェハー１の裏面に形成されたポリシリ
コン膜２０はウェハー１と相対的に外側（矢印１００方
向）に対して応力を有している（図８Ａ）。この応力方
向の相違（矢印１００方向と矢印２００方向）によりウ
ェハー１とポリシリコン膜２０の界面には歪ＳＴ１、Ｓ
Ｔ２が発生する（図８Ａ）。したがって、ウェハー１内
の不純物（Ｆｅ等）を、歪ＳＴ１及びＳＴ２にトラップ
することが可能となる。
【０００６】次に図７Ｃに示すウェハー１に熱処理を施
す。この熱処理によりウェハー１内の不純物（Ｆｅ等）
は、より確実に歪ＳＴ１及びＳＴ２部分にトラップされ
る。熱処理終了後、ウェハー１に形成されたポリシリコ
ン膜２０を除去し、半導体装置用のウェハーが完成す
る。
す。この熱処理によりウェハー１内の不純物（Ｆｅ等）
は、より確実に歪ＳＴ１及びＳＴ２部分にトラップされ
る。熱処理終了後、ウェハー１に形成されたポリシリコ
ン膜２０を除去し、半導体装置用のウェハーが完成す
る。
【０００７】すなわち、ゲッタリングを行なうことでウ
ェハー内の不純物を確実に歪部分にトラップすることが
出来、素子形成領域の純度と半導体装置の品質の向上を
図ることが可能となる。
ェハー内の不純物を確実に歪部分にトラップすることが
出来、素子形成領域の純度と半導体装置の品質の向上を
図ることが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置用基板製造方法には以下の問題があった。前
述のように、ウェハー１は内側（矢印２００方向）に対
する応力を有し、ポリシリコン膜２０は外側（矢印１０
０方向）に対して応力を有している（図８Ａ）。図７Ｃ
に示すように、ポリシリコン膜２０がウェハーの裏面に
残存すると、ウェハー１の有する内側（矢印２００方
向）への圧縮応力とポリシリコン膜２０の有する外側
（矢印１００方向）への引張り応力とにより、ウェハー
１には矢印３００方向に応力が働く（図８Ｂ）。応力が
矢印３００方向に働くと、ウェハー１は反ってしまう
（図８Ｂ）。さらに、不純物（Ｆｅ等）を歪にトラップ
させるため熱処理が施されると、ウェハー１の矢印３０
０方向への応力は加速され、ウェハー１は図８Ｃのよう
に反ってしまう。
半導体装置用基板製造方法には以下の問題があった。前
述のように、ウェハー１は内側（矢印２００方向）に対
する応力を有し、ポリシリコン膜２０は外側（矢印１０
０方向）に対して応力を有している（図８Ａ）。図７Ｃ
に示すように、ポリシリコン膜２０がウェハーの裏面に
残存すると、ウェハー１の有する内側（矢印２００方
向）への圧縮応力とポリシリコン膜２０の有する外側
（矢印１００方向）への引張り応力とにより、ウェハー
１には矢印３００方向に応力が働く（図８Ｂ）。応力が
矢印３００方向に働くと、ウェハー１は反ってしまう
（図８Ｂ）。さらに、不純物（Ｆｅ等）を歪にトラップ
させるため熱処理が施されると、ウェハー１の矢印３０
０方向への応力は加速され、ウェハー１は図８Ｃのよう
に反ってしまう。
【０００９】図８Ｃに示すようにウェハー１が反ってし
まうと、効率的な半導体装置用基板の製造ができず、製
品歩留りが悪くなってしまうという問題があった。ま
た、反った半導体装置用基板を用いると、半導体装置を
製造する工程（例えば、露光工程）に中央部分と端部分
とで露光ずれを生じてしまい半導体装置を正確に製造す
ることが出来なくなるという問題があった。特に集積度
の高い半導体装置の製造工程中においては、半導体装置
用基板に少しの反りがあっても高集積の半導体装置の製
造が出来ないという問題があった。
まうと、効率的な半導体装置用基板の製造ができず、製
品歩留りが悪くなってしまうという問題があった。ま
た、反った半導体装置用基板を用いると、半導体装置を
製造する工程（例えば、露光工程）に中央部分と端部分
とで露光ずれを生じてしまい半導体装置を正確に製造す
ることが出来なくなるという問題があった。特に集積度
の高い半導体装置の製造工程中においては、半導体装置
用基板に少しの反りがあっても高集積の半導体装置の製
造が出来ないという問題があった。
【００１０】そこで、本発明は効率的な半導体装置用基
板製造ができ、かつ半導体装置の高集積化が可能な半導
体装置用基板製造方法の提供を目的とする。
板製造ができ、かつ半導体装置の高集積化が可能な半導
体装置用基板製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】請求項１の半導体装置用
基板製造方法は、基板表裏面にゲッタリング膜を形成す
るゲッタリング膜形成工程、基板表面に形成されたゲッ
タリング膜を除去する表面除去工程、基板裏面のゲッタ
リング膜を選択的に除去する選択除去工程、を備えたこ
とを特徴としている。
基板製造方法は、基板表裏面にゲッタリング膜を形成す
るゲッタリング膜形成工程、基板表面に形成されたゲッ
タリング膜を除去する表面除去工程、基板裏面のゲッタ
リング膜を選択的に除去する選択除去工程、を備えたこ
とを特徴としている。
【００１２】請求項２の半導体装置用基板製造方法は、
基板裏面にゲッタリング膜を形成するゲッタリング膜裏
面形成工程、基板裏面に形成されたゲッタリング膜を選
択的に除去する裏面選択除去工程、を備えたことを特徴
としている。
基板裏面にゲッタリング膜を形成するゲッタリング膜裏
面形成工程、基板裏面に形成されたゲッタリング膜を選
択的に除去する裏面選択除去工程、を備えたことを特徴
としている。
【００１３】請求項３の半導体装置用基板製造方法は、
基板裏面に選択的にゲッタリング膜を形成するゲッタリ
ング膜選択形成工程、を備えたことを特徴としている。
基板裏面に選択的にゲッタリング膜を形成するゲッタリ
ング膜選択形成工程、を備えたことを特徴としている。
【００１４】
【作用】請求項１及び請求項２に係る半導体装置用基板
製造方法は、基板裏面に形成されたゲッタリング膜を選
択的に除去する。
製造方法は、基板裏面に形成されたゲッタリング膜を選
択的に除去する。
【００１５】また、請求項３に係る半導体装置用基板製
造方法は、基板裏面に選択的にゲッタリング膜を形成す
る。
造方法は、基板裏面に選択的にゲッタリング膜を形成す
る。
【００１６】したがって、基板応力に対して逆方向のゲ
ッタリング膜応力が緩和され、基板が反ることがない。
ッタリング膜応力が緩和され、基板が反ることがない。
【００１７】
【実施例】本発明に係る半導体装置用基板製造方法につ
いて以下に説明する。本実施例においても、前述のゲッ
タリングを用いて半導体装置用基板の製造を行なう。ま
ず、図１Ａに示すウェハー（基板）１の表裏面に対し、
ゲッタリング膜であるポリシリコン膜２０をＣＶＤ法に
よって形成する（図１Ｂ）。ポリシリコン膜２０を形成
した基板１の裏面全体にレジスト（図示せず）を形成
し、基板表面のポリシリコン膜２０をエッチングにより
除去する（図１Ｃ）。
いて以下に説明する。本実施例においても、前述のゲッ
タリングを用いて半導体装置用基板の製造を行なう。ま
ず、図１Ａに示すウェハー（基板）１の表裏面に対し、
ゲッタリング膜であるポリシリコン膜２０をＣＶＤ法に
よって形成する（図１Ｂ）。ポリシリコン膜２０を形成
した基板１の裏面全体にレジスト（図示せず）を形成
し、基板表面のポリシリコン膜２０をエッチングにより
除去する（図１Ｃ）。
【００１８】次に、裏面に残存したポリシリコン膜２０
に対し、半導体装置が形成される箇所（素子形成領域３
０）だけにレジスト（図示せず）を形成し、他の箇所の
ポリシリコン膜２０をエッチングによって除去する（図
１Ｄ）。すなわち、基板裏面に形成されたポリシリコン
膜２０を選択的に除去することで、素子形成領域３０上
だけにポリシリコン膜２０が残る。このようにしてポリ
シリコン膜２０が選択的に形成された基板１の裏面の一
例を図６Ａに示す。
に対し、半導体装置が形成される箇所（素子形成領域３
０）だけにレジスト（図示せず）を形成し、他の箇所の
ポリシリコン膜２０をエッチングによって除去する（図
１Ｄ）。すなわち、基板裏面に形成されたポリシリコン
膜２０を選択的に除去することで、素子形成領域３０上
だけにポリシリコン膜２０が残る。このようにしてポリ
シリコン膜２０が選択的に形成された基板１の裏面の一
例を図６Ａに示す。
【００１９】素子形成領域３０に形成されたポリシリコ
ン膜２０は、基板１との界面に歪ＳＴ１０、ＳＴ２０を
生じさせる（図１Ｄ）。この歪ＳＴ１０、ＳＴ２０に基
板１内（主に素子形成領域３０）の不純物（Ｆｅ等）が
確実にトラップされる。したがって、素子形成領域の純
度と半導体装置の品質の向上を図ることが可能となる。
ン膜２０は、基板１との界面に歪ＳＴ１０、ＳＴ２０を
生じさせる（図１Ｄ）。この歪ＳＴ１０、ＳＴ２０に基
板１内（主に素子形成領域３０）の不純物（Ｆｅ等）が
確実にトラップされる。したがって、素子形成領域の純
度と半導体装置の品質の向上を図ることが可能となる。
【００２０】ここで、図１Ｄに示した基板１及びポリシ
リコン膜２０との応力の関係を図２に掲げる。前述のよ
うに、基板１の圧縮応力は内側（矢印１００方向）に働
き、ポリシリコン膜２０の引張り応力は外側（矢印２０
０方向）に働く（図８Ａ）。しかし、本実施例で形成さ
れたポリシリコン膜２０の外側（矢印２００方向）への
引張り応力は、図８Ｂに示したものとは異なり、分離さ
れた各ポリシリコン膜毎に働く（図２）。すなわち、ポ
リシリコン膜２０を本実施例のように形成することで、
外側（矢印２００方向）への応力が緩和され、図８Ａに
示すような矢印３００方向への応力は働くことがない。
したがって、熱処理を施しても基板１は図８Ｃのように
反ることがない。
リコン膜２０との応力の関係を図２に掲げる。前述のよ
うに、基板１の圧縮応力は内側（矢印１００方向）に働
き、ポリシリコン膜２０の引張り応力は外側（矢印２０
０方向）に働く（図８Ａ）。しかし、本実施例で形成さ
れたポリシリコン膜２０の外側（矢印２００方向）への
引張り応力は、図８Ｂに示したものとは異なり、分離さ
れた各ポリシリコン膜毎に働く（図２）。すなわち、ポ
リシリコン膜２０を本実施例のように形成することで、
外側（矢印２００方向）への応力が緩和され、図８Ａに
示すような矢印３００方向への応力は働くことがない。
したがって、熱処理を施しても基板１は図８Ｃのように
反ることがない。
【００２１】完成した基板の反りが少ないことから、半
導体装置用の基板の歩留りが向上し、本実施例によって
製造した基板を用いると集積度の高い半導体装置を確実
に製造することが可能となる。
導体装置用の基板の歩留りが向上し、本実施例によって
製造した基板を用いると集積度の高い半導体装置を確実
に製造することが可能となる。
【００２２】なお、本実施例においては、基板表面のポ
リシリコン膜２０を除去した後に裏面のポリシリコン膜
を選択的に除去した。しかし、ポリシリコン膜２０が確
実に除去出来るのであれば、表面のポリシリコン膜２０
を除去する際、同時に裏面のポリシリコン膜を選択的に
除去しても良い。
リシリコン膜２０を除去した後に裏面のポリシリコン膜
を選択的に除去した。しかし、ポリシリコン膜２０が確
実に除去出来るのであれば、表面のポリシリコン膜２０
を除去する際、同時に裏面のポリシリコン膜を選択的に
除去しても良い。
【００２３】また、本発明に係る半導体装置用基板製造
方法の他の実施例を説明する。上記実施例では、基板１
の表裏両面に対しポリシリコン膜２０を形成し（図１
Ｂ）、表面のポリシリコン膜をエッチング除去した後、
裏面のポリシリコン膜を選択的にエッチング除去してい
た（図１Ｄ）。
方法の他の実施例を説明する。上記実施例では、基板１
の表裏両面に対しポリシリコン膜２０を形成し（図１
Ｂ）、表面のポリシリコン膜をエッチング除去した後、
裏面のポリシリコン膜を選択的にエッチング除去してい
た（図１Ｄ）。
【００２４】しかし、本実施例においては、図３Ａに示
す基板１の裏面だけにポリシリコン膜２０を形成し（図
３Ｂ）、素子形成領域３０だけにポリシリコン膜２０を
選択的に残すように他の箇所をエッチングにより除去す
る（図３Ｃ）。このようにして、ポリシリコン膜２０を
基板に対して格子状に形成する（図６Ａ）。本実施例の
方法を用いると、基板の表裏両面にポリシリコン膜２０
を形成した後、表面をエッチング除去する手間が省け
る。なお、基板１の裏面だけにポリシリコン膜２０を形
成するには、基板１の表面を台に接触させながらポリシ
リコン膜２０を形成させる。
す基板１の裏面だけにポリシリコン膜２０を形成し（図
３Ｂ）、素子形成領域３０だけにポリシリコン膜２０を
選択的に残すように他の箇所をエッチングにより除去す
る（図３Ｃ）。このようにして、ポリシリコン膜２０を
基板に対して格子状に形成する（図６Ａ）。本実施例の
方法を用いると、基板の表裏両面にポリシリコン膜２０
を形成した後、表面をエッチング除去する手間が省け
る。なお、基板１の裏面だけにポリシリコン膜２０を形
成するには、基板１の表面を台に接触させながらポリシ
リコン膜２０を形成させる。
【００２５】さらに、他の実施例について説明する。上
記両実施例においては、基板裏面に形成したポリシリコ
ン膜２０を選択的に除去することでゲッタリング膜（ポ
リシリコン膜２０）を形成していた。しかし、本実施例
においては、基板裏面に対してポリシリコン膜２０を選
択的に形成する。
記両実施例においては、基板裏面に形成したポリシリコ
ン膜２０を選択的に除去することでゲッタリング膜（ポ
リシリコン膜２０）を形成していた。しかし、本実施例
においては、基板裏面に対してポリシリコン膜２０を選
択的に形成する。
【００２６】まず、図４Ａに示す基板１の裏面を熱酸化
させ、シリコン酸化膜３を形成する（図４Ｂ）。次に、
形成したシリコン酸化膜３の素子形成領域３０以外の箇
所にレジスト（図示せず）を形成し、素子形成領域３０
のシリコン酸化膜３をエッチングにより除去する。エッ
チング除去後、基板裏面にポリシリコン膜２０を形成す
る（図４Ｃ）。また、形成したポリシリコン膜２０をシ
リコン酸化膜３と同じ高さになるようグラインダーを用
いてメカニカルグラインドにより除去する（図５Ａ）。
メカニカルグラインド後、シリコン酸化膜３だけをフッ
酸水溶液によりエッチング除去する（図５Ｂ）。このよ
うにして、図６Ａに掲げる格子状のポリシリコン膜２０
が基板１の裏面に選択的に形成される。
させ、シリコン酸化膜３を形成する（図４Ｂ）。次に、
形成したシリコン酸化膜３の素子形成領域３０以外の箇
所にレジスト（図示せず）を形成し、素子形成領域３０
のシリコン酸化膜３をエッチングにより除去する。エッ
チング除去後、基板裏面にポリシリコン膜２０を形成す
る（図４Ｃ）。また、形成したポリシリコン膜２０をシ
リコン酸化膜３と同じ高さになるようグラインダーを用
いてメカニカルグラインドにより除去する（図５Ａ）。
メカニカルグラインド後、シリコン酸化膜３だけをフッ
酸水溶液によりエッチング除去する（図５Ｂ）。このよ
うにして、図６Ａに掲げる格子状のポリシリコン膜２０
が基板１の裏面に選択的に形成される。
【００２７】なお、上記実施例ではゲッタリング膜とし
てポリシリコン膜２０を用いた。しかし、基板界面等に
歪を生じ、基板内の不純物（Ｆｅ等）を確実にトラップ
することができるものであればどのようなものでもよ
く、例えば窒化膜を用いてもよい。
てポリシリコン膜２０を用いた。しかし、基板界面等に
歪を生じ、基板内の不純物（Ｆｅ等）を確実にトラップ
することができるものであればどのようなものでもよ
く、例えば窒化膜を用いてもよい。
【００２８】また、上記実施例においては、ポリシリコ
ン膜をウェハーに対して格子状に形成した（図６Ａ）。
しかし、少なくとも素子形成領域３０の基板内の不純物
を確実にトラップし、しかも引張り応力を緩和して基板
１が図８Ｃのように反らなければ他の形状に形成しても
よく、例えば同心円状（図６Ｂ）やドット形状（図６
Ｃ）に形成してもよい。
ン膜をウェハーに対して格子状に形成した（図６Ａ）。
しかし、少なくとも素子形成領域３０の基板内の不純物
を確実にトラップし、しかも引張り応力を緩和して基板
１が図８Ｃのように反らなければ他の形状に形成しても
よく、例えば同心円状（図６Ｂ）やドット形状（図６
Ｃ）に形成してもよい。
【００２９】
【発明の効果】請求項１及び請求項２に係る半導体装置
用基板製造方法においては、基板裏面に形成されたゲッ
タリング膜を選択的に除去する。また、請求項３に係る
半導体装置用基板製造方法においては、基板裏面に選択
的にゲッタリング膜を形成する。すなわち、基板応力に
対して逆方向のゲッタリング膜応力が緩和され、基板が
反ることがない。したがって、効率的な半導体装置用基
板製造ができ、かつ半導体装置の高集積化が可能とな
る。
用基板製造方法においては、基板裏面に形成されたゲッ
タリング膜を選択的に除去する。また、請求項３に係る
半導体装置用基板製造方法においては、基板裏面に選択
的にゲッタリング膜を形成する。すなわち、基板応力に
対して逆方向のゲッタリング膜応力が緩和され、基板が
反ることがない。したがって、効率的な半導体装置用基
板製造ができ、かつ半導体装置の高集積化が可能とな
る。
【図１】本発明に係る半導体装置用基板製造方法の工程
を示す図である。
を示す図である。
【図２】図１に示す半導体装置用基板の引張り応力の関
係を示す図である。
係を示す図である。
【図３】本発明に係る半導体装置用基板製造方法の工程
の他の実施例を示す図である。
の他の実施例を示す図である。
【図４】本発明に係る半導体装置用基板製造方法の工程
の他の実施例を示す図である。
の他の実施例を示す図である。
【図５】本発明に係る半導体装置用基板製造方法の工程
の他の実施例を示す図である。
の他の実施例を示す図である。
【図６】基板裏面に形成されたゲッタリング膜の形状を
示す図である。
示す図である。
【図７】従来の半導体装置用基板製造方法の工程を示す
図である。
図である。
【図８】従来の半導体装置用基板製造方法の工程を示す
図である。
図である。
【図９】基板裏面に形成されたポリシリコン膜の粒子１
０を示す部分拡大図である。
０を示す部分拡大図である。
１・・・・・基板 ２０・・・・・ポリシリコン膜 ３０・・・・・素子形成領域 ＳＴ１０、ＳＴ２０・・・・・歪
Claims (3)
- 【請求項１】基板表裏面にゲッタリング膜を形成するゲ
ッタリング膜形成工程、 基板表面に形成されたゲッタリング膜を除去する表面除
去工程、 基板裏面のゲッタリング膜を選択的に除去する選択除去
工程、 を備えたことを特徴とする半導体装置用基板製造方法。 - 【請求項２】基板裏面にゲッタリング膜を形成するゲッ
タリング膜裏面形成工程、 基板裏面に形成されたゲッタリング膜を選択的に除去す
る裏面選択除去工程、 を備えたことを特徴とする半導体装置用基板製造方法。 - 【請求項３】基板裏面に選択的にゲッタリング膜を形成
するゲッタリング膜選択形成工程、 を備えたことを特徴とする半導体装置用基板製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147349A JPH077007A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置用基板製造方法 |
| US08/184,642 US5506155A (en) | 1993-06-18 | 1994-01-21 | Method for manufacturing a substrate for semiconductor device using a selective gettering technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147349A JPH077007A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置用基板製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077007A true JPH077007A (ja) | 1995-01-10 |
Family
ID=15428178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147349A Pending JPH077007A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置用基板製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5506155A (ja) |
| JP (1) | JPH077007A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154519A (ja) * | 1997-07-30 | 1999-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2009290160A (ja) * | 2008-06-02 | 2009-12-10 | Nissan Motor Co Ltd | 半導体装置の製造方法及び半導体装置 |
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1993
- 1993-06-18 JP JP5147349A patent/JPH077007A/ja active Pending
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1994
- 1994-01-21 US US08/184,642 patent/US5506155A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5506155A (en) | 1996-04-09 |
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