JPH05198579A - 半導体ウェハ及びその製造方法 - Google Patents
半導体ウェハ及びその製造方法Info
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- JPH05198579A JPH05198579A JP1007592A JP1007592A JPH05198579A JP H05198579 A JPH05198579 A JP H05198579A JP 1007592 A JP1007592 A JP 1007592A JP 1007592 A JP1007592 A JP 1007592A JP H05198579 A JPH05198579 A JP H05198579A
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Abstract
(57)【要約】
【目的】 多結晶シリコン層による重金属や結晶欠陥の
ゲッター能力を十分に発揮できるようにして、リーク電
流値、暗電流値の小さい高品質のデバイスを得る。 【構成】 単結晶インゴットから切断して得たシリコン
ウェハ原板に対し、研磨、エッチング及びポリッシング
などの加工工程を経て、デバイス製造に必要な面方位を
持つ板状のシリコンウェハ本体１を用意した後、シリコ
ンウェハ本体１の全面に厚み１μｍ〜３μｍの多結晶シ
リコン層２を形成する。その後、多結晶シリコン層２全
面に厚み０．１μｍ〜０．５μｍのシリコン窒化膜３を
形成する。その後、一方の端面（シリコンウェハ本体１
の表面側端面）から鏡面研磨を行って、シリコンウェハ
本体１の表面を露出させた後、洗浄を行う。その後、露
出するシリコンウェハ本体１の表面に厚み５μｍ〜５０
μｍのエピタキシャル層（シリコン層）４を成長させ
る。
ゲッター能力を十分に発揮できるようにして、リーク電
流値、暗電流値の小さい高品質のデバイスを得る。 【構成】 単結晶インゴットから切断して得たシリコン
ウェハ原板に対し、研磨、エッチング及びポリッシング
などの加工工程を経て、デバイス製造に必要な面方位を
持つ板状のシリコンウェハ本体１を用意した後、シリコ
ンウェハ本体１の全面に厚み１μｍ〜３μｍの多結晶シ
リコン層２を形成する。その後、多結晶シリコン層２全
面に厚み０．１μｍ〜０．５μｍのシリコン窒化膜３を
形成する。その後、一方の端面（シリコンウェハ本体１
の表面側端面）から鏡面研磨を行って、シリコンウェハ
本体１の表面を露出させた後、洗浄を行う。その後、露
出するシリコンウェハ本体１の表面に厚み５μｍ〜５０
μｍのエピタキシャル層（シリコン層）４を成長させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、表面にエピタキシャル
層が積まれた半導体ウェハ及びその製造方法に関する。
層が積まれた半導体ウェハ及びその製造方法に関する。
【０００２】
【従来の技術】シリコン単結晶で構成されたシリコンウ
ェハ本体上に、シリコンをエピタキシャル成長させて形
成されるシリコンウェハ（Ｅｐｉウェハ）は、急峻な接
合濃度プロファイルが得られるなど、デバイス設計上の
メリットが大きく、半導体基板として有望視されてい
る。
ェハ本体上に、シリコンをエピタキシャル成長させて形
成されるシリコンウェハ（Ｅｐｉウェハ）は、急峻な接
合濃度プロファイルが得られるなど、デバイス設計上の
メリットが大きく、半導体基板として有望視されてい
る。
【０００３】しかし、現状のエピタキシャル成長装置
は、装置内の金属露出部分が皆無でなく、また高温でエ
ピタキシャル反応を進める必要があるため、装置内の金
属露出部分が起因と考えられる重金属がエピタキシャル
層中に取り込まれ、結果的にデバイスのライフタイムの
低下、リーク電流及び暗電流の増加を招くという欠点が
あった。
は、装置内の金属露出部分が皆無でなく、また高温でエ
ピタキシャル反応を進める必要があるため、装置内の金
属露出部分が起因と考えられる重金属がエピタキシャル
層中に取り込まれ、結果的にデバイスのライフタイムの
低下、リーク電流及び暗電流の増加を招くという欠点が
あった。
【０００４】その対策の一つとして、上記シリコンウェ
ハ本体の裏面に多結晶シリコン層を形成し、その後、シ
リコンウェハ本体の表面にエピタキシャル層を積む方式
が提案されている。
ハ本体の裏面に多結晶シリコン層を形成し、その後、シ
リコンウェハ本体の表面にエピタキシャル層を積む方式
が提案されている。
【０００５】これは、多結晶シリコン層中の結晶粒界を
欠陥の吸収源として利用し、エピタキシャル層内部の重
金属、それによる結晶欠陥をシリコンウェハの裏面でゲ
ッタリングするというものである。
欠陥の吸収源として利用し、エピタキシャル層内部の重
金属、それによる結晶欠陥をシリコンウェハの裏面でゲ
ッタリングするというものである。
【０００６】
【発明が解決しようとする課題】しかしながら、多結晶
シリコン層の重金属や結晶欠陥に対するゲッター能力は
十分ではなく、後の熱処理により、そのゲッター能力が
劣化するなどの問題があり、結果的に、リーク電流、暗
電流等で満足のいくデバイスを得ることができなかっ
た。
シリコン層の重金属や結晶欠陥に対するゲッター能力は
十分ではなく、後の熱処理により、そのゲッター能力が
劣化するなどの問題があり、結果的に、リーク電流、暗
電流等で満足のいくデバイスを得ることができなかっ
た。
【０００７】本発明は、このような課題に鑑み成された
もので、その目的とするところは、多結晶シリコン層に
よる重金属や結晶欠陥のゲッター能力を十分に発揮させ
ることができ、リーク電流値、暗電流値が小さい高品質
のデバイスを得ることができる半導体ウェハ及びその製
造方法を提供することにある。
もので、その目的とするところは、多結晶シリコン層に
よる重金属や結晶欠陥のゲッター能力を十分に発揮させ
ることができ、リーク電流値、暗電流値が小さい高品質
のデバイスを得ることができる半導体ウェハ及びその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体ウェハ５
は、半導体ウェハ本体１の裏面に多結晶シリコン層２と
シリコン窒化膜３を順次積層し、半導体ウェハ本体１の
表面にエピタキシャル層４を形成して構成する。
は、半導体ウェハ本体１の裏面に多結晶シリコン層２と
シリコン窒化膜３を順次積層し、半導体ウェハ本体１の
表面にエピタキシャル層４を形成して構成する。
【０００９】また、本発明の半導体ウェハの製造方法
は、半導体ウェハ本体１の裏面に多結晶シリコン層２を
形成した後、多結晶シリコン層２上にシリコン窒化膜３
を形成し、その後、半導体ウェハ本体１の表面にエピタ
キシャル層４を形成する。あるいは、半導体ウェハ本体
１の全面に多結晶シリコン層２を形成した後、多結晶シ
リコン層２全面にシリコン窒化膜３を形成し、その後、
半導体ウェハ本体１の表面を露出した後、この露出した
半導体ウェハ本体１の表面上にエピタキシャル層４を形
成する。
は、半導体ウェハ本体１の裏面に多結晶シリコン層２を
形成した後、多結晶シリコン層２上にシリコン窒化膜３
を形成し、その後、半導体ウェハ本体１の表面にエピタ
キシャル層４を形成する。あるいは、半導体ウェハ本体
１の全面に多結晶シリコン層２を形成した後、多結晶シ
リコン層２全面にシリコン窒化膜３を形成し、その後、
半導体ウェハ本体１の表面を露出した後、この露出した
半導体ウェハ本体１の表面上にエピタキシャル層４を形
成する。
【００１０】
【作用】上述の本発明の半導体ウェハ５によれば、半導
体ウェハ本体１の裏面に多結晶シリコン層２とシリコン
窒化膜３を順次積層し、半導体ウェハ本体１の表面にエ
ピタキシャル層４を形成するようにしたので、半導体ウ
ェハ５の表面層が引張応力状態、裏面層が圧縮応力状態
となり、半導体ウェハ５は、表面側が凸となるように反
る。この反りによって、上層のエピタキシャル層４、特
に表面側の重金属及び結晶欠陥が半導体ウェハ５の裏面
側に移動し易くなり、結果的に、半導体ウェハ５の表面
側に理想的な無欠陥状態を得ることができる。従って、
この半導体ウェハ５のエピタキシャル層４にデバイスを
形成した場合、リーク電流値、暗電流値の小さい高品質
なデバイスを得ることができる。
体ウェハ本体１の裏面に多結晶シリコン層２とシリコン
窒化膜３を順次積層し、半導体ウェハ本体１の表面にエ
ピタキシャル層４を形成するようにしたので、半導体ウ
ェハ５の表面層が引張応力状態、裏面層が圧縮応力状態
となり、半導体ウェハ５は、表面側が凸となるように反
る。この反りによって、上層のエピタキシャル層４、特
に表面側の重金属及び結晶欠陥が半導体ウェハ５の裏面
側に移動し易くなり、結果的に、半導体ウェハ５の表面
側に理想的な無欠陥状態を得ることができる。従って、
この半導体ウェハ５のエピタキシャル層４にデバイスを
形成した場合、リーク電流値、暗電流値の小さい高品質
なデバイスを得ることができる。
【００１１】また、本発明の半導体ウェハの製造方法に
よれば、半導体ウェハ本体１の裏面に多結晶シリコン層
２及びシリコン窒化膜３が形成され、半導体ウェハ本体
１の表面にエピタキシャル層４が形成された半導体ウェ
ハ５を容易に作製することができ、この半導体ウェハ５
に形成されるデバイスの高品質化に寄与させることがで
きる。
よれば、半導体ウェハ本体１の裏面に多結晶シリコン層
２及びシリコン窒化膜３が形成され、半導体ウェハ本体
１の表面にエピタキシャル層４が形成された半導体ウェ
ハ５を容易に作製することができ、この半導体ウェハ５
に形成されるデバイスの高品質化に寄与させることがで
きる。
【００１２】
【実施例】以下、図１を参照しながら本発明の実施例を
説明する。図１は、本実施例に係る半導体ウェハ、例え
ばシリコンウェハの構成を製造方法と共に示す工程図で
ある。以下順にその工程を説明する。
説明する。図１は、本実施例に係る半導体ウェハ、例え
ばシリコンウェハの構成を製造方法と共に示す工程図で
ある。以下順にその工程を説明する。
【００１３】まず、図１Ａに示すように、単結晶インゴ
ットから切断して得たシリコンウェハ原板に対し、研
磨、エッチング及びポリッシングなどの加工工程を経
て、デバイス製造に必要な面方位を持つ板状のシリコン
ウェハ本体１を用意する。この面方位としては、通常、
（１１１）や（１００）などが用いられる。
ットから切断して得たシリコンウェハ原板に対し、研
磨、エッチング及びポリッシングなどの加工工程を経
て、デバイス製造に必要な面方位を持つ板状のシリコン
ウェハ本体１を用意する。この面方位としては、通常、
（１１１）や（１００）などが用いられる。
【００１４】尚、上記加工工程には、リソグラフィにお
ける位置合わせのために、ウェハ面内の結晶学的基準方
向を示すオリエンテーション・フラットやプロセス中で
のウェハの欠けによるシリコン微粒子の付着を防止する
ためのベベリングの工程が付加される。
ける位置合わせのために、ウェハ面内の結晶学的基準方
向を示すオリエンテーション・フラットやプロセス中で
のウェハの欠けによるシリコン微粒子の付着を防止する
ためのベベリングの工程が付加される。
【００１５】そして、上記シリコンウェハ本体１を拡散
炉タイプのＬＰＣＶＤ装置内に投入して、ＬＰＣＶＤ法
により、シリコンウェハ本体１の全面に厚み１μｍ〜３
μｍの多結晶シリコン層２を形成する。
炉タイプのＬＰＣＶＤ装置内に投入して、ＬＰＣＶＤ法
により、シリコンウェハ本体１の全面に厚み１μｍ〜３
μｍの多結晶シリコン層２を形成する。
【００１６】次に、図１Ｂに示すように、上記多結晶シ
リコン層２を酸化させることなく、該多結晶シリコン層
２全面に厚み０．１μｍ〜０．５μｍのシリコン窒化膜
３をＬＰＣＶＤ法により形成する。
リコン層２を酸化させることなく、該多結晶シリコン層
２全面に厚み０．１μｍ〜０．５μｍのシリコン窒化膜
３をＬＰＣＶＤ法により形成する。
【００１７】次に、図１Ｃに示すように、一方の端面
（シリコンウェハ本体１の表面側端面）から鏡面研磨を
行って、シリコンウェハ本体１の表面を露出させた後、
洗浄を行う。この鏡面研磨によってシリコンウェハ本体
１の表面が鏡面化する。
（シリコンウェハ本体１の表面側端面）から鏡面研磨を
行って、シリコンウェハ本体１の表面を露出させた後、
洗浄を行う。この鏡面研磨によってシリコンウェハ本体
１の表面が鏡面化する。
【００１８】このとき、シリコンウェハ本体１の表面が
開放端面となり、シリコンウェハ本体１の側面から裏面
にわたって多結晶シリコン層２とシリコン窒化膜３から
なる積層膜が形成された状態となるため、シリコンウェ
ハ本体１の表面に引張応力がかかり、シリコンウェハ本
体１の裏面に圧縮応力がかかる。その結果、シリコンウ
ェハ本体１は、表面側が凸となるように反る。
開放端面となり、シリコンウェハ本体１の側面から裏面
にわたって多結晶シリコン層２とシリコン窒化膜３から
なる積層膜が形成された状態となるため、シリコンウェ
ハ本体１の表面に引張応力がかかり、シリコンウェハ本
体１の裏面に圧縮応力がかかる。その結果、シリコンウ
ェハ本体１は、表面側が凸となるように反る。
【００１９】次に、図１Ｄに示すように、上記多結晶シ
リコン層２及びシリコン窒化膜３が形成されたシリコン
ウェハ本体１をエピタキシャル成長装置内に投入して、
露出するシリコンウェハ本体１の表面に厚み５μｍ〜５
０μｍのエピタキシャル層（シリコン層）４を成長させ
ることにより、本例に係るシリコンウェハ５が完成す
る。この場合、上記図１Ｃで示す鏡面研磨工程にてシリ
コンウェハ本体１の表面を露出させた時点で、シリコン
ウェハ本体１が反った状態となるため、完成されたシリ
コンウェハ５もエピタキシャル層４の表面側を凸とする
ように反った形となる。
リコン層２及びシリコン窒化膜３が形成されたシリコン
ウェハ本体１をエピタキシャル成長装置内に投入して、
露出するシリコンウェハ本体１の表面に厚み５μｍ〜５
０μｍのエピタキシャル層（シリコン層）４を成長させ
ることにより、本例に係るシリコンウェハ５が完成す
る。この場合、上記図１Ｃで示す鏡面研磨工程にてシリ
コンウェハ本体１の表面を露出させた時点で、シリコン
ウェハ本体１が反った状態となるため、完成されたシリ
コンウェハ５もエピタキシャル層４の表面側を凸とする
ように反った形となる。
【００２０】上述のように、本例によれば、シリコンウ
ェハ本体１の裏面に多結晶シリコン層２とシリコン窒化
膜３を順次積層し、シリコンウェハ本体１の表面にエピ
タキシャル層４を形成するようにしたので、シリコンウ
ェハ５の表面層が引張応力状態、裏面層が圧縮応力状態
となり、シリコンウェハ５は、表面側が凸となるように
反る。この反りによって、上層のエピタキシャル層４、
特に表面側の重金属及び結晶欠陥がシリコンウェハ５の
裏面側に移動し易くなり、結果的に、シリコンウェハ５
の表面側に理想的な無欠陥状態を得ることができる。
ェハ本体１の裏面に多結晶シリコン層２とシリコン窒化
膜３を順次積層し、シリコンウェハ本体１の表面にエピ
タキシャル層４を形成するようにしたので、シリコンウ
ェハ５の表面層が引張応力状態、裏面層が圧縮応力状態
となり、シリコンウェハ５は、表面側が凸となるように
反る。この反りによって、上層のエピタキシャル層４、
特に表面側の重金属及び結晶欠陥がシリコンウェハ５の
裏面側に移動し易くなり、結果的に、シリコンウェハ５
の表面側に理想的な無欠陥状態を得ることができる。
【００２１】ここで、デバイスの性能を左右するリーク
電流及び暗電流について、シリコンウェハ本体１の裏面
に多結晶シリコン層２及びシリコン窒化膜３が無い場合
（比較例１）、シリコンウェハ本体１の裏面に多結晶シ
リコン層２のみ形成した場合（比較例２）及びシリコン
ウェハ本体１の裏面に多結晶シリコン層２及びシリコン
窒化膜３を形成した場合（実施例）とに分けて夫々比較
する。
電流及び暗電流について、シリコンウェハ本体１の裏面
に多結晶シリコン層２及びシリコン窒化膜３が無い場合
（比較例１）、シリコンウェハ本体１の裏面に多結晶シ
リコン層２のみ形成した場合（比較例２）及びシリコン
ウェハ本体１の裏面に多結晶シリコン層２及びシリコン
窒化膜３を形成した場合（実施例）とに分けて夫々比較
する。
【００２２】上記リーク電流及び暗電流は、ジェネレー
ション・ライフタイム（以下、単にライフタイムと記
す）の値τg によって決定され、この値τg が高いもの
ほど上記リーク電流及び暗電流が少ないことになる。上
記比較例１、比較例２及び実施例についての各ライフタ
イムτg は、実験の結果、以下の表１の通りとなった。
ション・ライフタイム（以下、単にライフタイムと記
す）の値τg によって決定され、この値τg が高いもの
ほど上記リーク電流及び暗電流が少ないことになる。上
記比較例１、比較例２及び実施例についての各ライフタ
イムτg は、実験の結果、以下の表１の通りとなった。
【００２３】
【表１】 この表１から、実施例のライフタイムτg が比較例１及
び比較例２よりも高く、上記リーク電流値及び暗電流値
が低くなることがわかる。
び比較例２よりも高く、上記リーク電流値及び暗電流値
が低くなることがわかる。
【００２４】従って、このシリコンウェハ５を出発基板
として、例えばＭＯＳ−ＩＣの製造プロセスを経てデバ
イスを形成すれば、表面の無欠陥層にデバイスの活性領
域を形成することができることになり、低リーク電流の
高性能デバイスを得ることができる。特に、ＣＣＤに適
用した場合は、暗電流の低減に大きな効果を期待でき
る。
として、例えばＭＯＳ−ＩＣの製造プロセスを経てデバ
イスを形成すれば、表面の無欠陥層にデバイスの活性領
域を形成することができることになり、低リーク電流の
高性能デバイスを得ることができる。特に、ＣＣＤに適
用した場合は、暗電流の低減に大きな効果を期待でき
る。
【００２５】また、上記実施例のシリコンウェハ５の製
造方法によれば、シリコンウェハ本体１の裏面に多結晶
シリコン層２及びシリコン窒化膜３が形成され、シリコ
ンウェハ本体１の表面にエピタキシャル層４が形成され
たシリコンウェハ５を容易に作製することができ、この
シリコンウェハ５の表面に形成されるデバイスの高品質
化に寄与させることができる。
造方法によれば、シリコンウェハ本体１の裏面に多結晶
シリコン層２及びシリコン窒化膜３が形成され、シリコ
ンウェハ本体１の表面にエピタキシャル層４が形成され
たシリコンウェハ５を容易に作製することができ、この
シリコンウェハ５の表面に形成されるデバイスの高品質
化に寄与させることができる。
【００２６】
【発明の効果】本発明に係る半導体ウェハ及びその製造
方法によれば、多結晶シリコン層による重金属や結晶欠
陥のゲッター能力を十分に発揮させることができ、リー
ク電流値、暗電流値が小さい高品質のデバイスを得るこ
とができる。
方法によれば、多結晶シリコン層による重金属や結晶欠
陥のゲッター能力を十分に発揮させることができ、リー
ク電流値、暗電流値が小さい高品質のデバイスを得るこ
とができる。
【図１】本実施例に係るシリコンウェハの構成を製造方
法と共に示す工程図。
法と共に示す工程図。
１ シリコンウェハ本体 ２ 多結晶シリコン層 ３ シリコン窒化膜 ４ エピタキシャル層 ５ シリコンウェハ
Claims (3)
- 【請求項１】 半導体ウェハ本体の裏面に多結晶シリコ
ン層とシリコン窒化膜が順次積層され、上記半導体ウェ
ハ本体の表面にエピタキシャル層が形成されていること
を特徴とする半導体ウェハ。 - 【請求項２】 半導体ウェハ本体の裏面に多結晶シリコ
ン層を形成する工程と、上記多結晶シリコン層上にシリ
コン窒化膜を形成する工程と、上記半導体ウェハ本体の
表面にエピタキシャル層を形成する工程とを有すること
を特徴とする半導体ウェハの製造方法。 - 【請求項３】 半導体ウェハ本体の全面に多結晶シリコ
ン層を形成する工程と、多結晶シリコン層全面にシリコ
ン窒化膜を形成する工程と、上記半導体ウェハ本体の表
面を露出する工程と、露出した半導体ウェハ本体の表面
上にエピタキシャル層を形成する工程とを有することを
特徴とする半導体ウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007592A JPH05198579A (ja) | 1992-01-23 | 1992-01-23 | 半導体ウェハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007592A JPH05198579A (ja) | 1992-01-23 | 1992-01-23 | 半導体ウェハ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198579A true JPH05198579A (ja) | 1993-08-06 |
Family
ID=11740242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007592A Pending JPH05198579A (ja) | 1992-01-23 | 1992-01-23 | 半導体ウェハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198579A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104268A (ja) * | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| US5913103A (en) * | 1997-05-13 | 1999-06-15 | Integrated Device Technology, Inc. | Method of detecting metal contaminants in a wet chemical using enhanced semiconductor growth phenomena |
| JPWO2016147529A1 (ja) * | 2015-03-16 | 2017-06-22 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-01-23 JP JP1007592A patent/JPH05198579A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104268A (ja) * | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| US5913103A (en) * | 1997-05-13 | 1999-06-15 | Integrated Device Technology, Inc. | Method of detecting metal contaminants in a wet chemical using enhanced semiconductor growth phenomena |
| JPWO2016147529A1 (ja) * | 2015-03-16 | 2017-06-22 | 富士電機株式会社 | 半導体装置の製造方法 |
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