JP2007095951A - 半導体基板およびその製造方法 - Google Patents
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Abstract
【課題】埋め込み酸化膜を有するSOI構造の半導体基板およびその製造方法であって、効果的なゲッタリング層の形成と、当該ゲッタリング層の形成に伴う反りを抑制した半導体基板およびその製造方法を提供する。
【解決手段】埋め込み酸化膜1を挟んで、上方の主面側に単結晶シリコンからなるSOI層2、下方の裏面側に支持基板3を有してなる、SOI構造の半導体基板10であって、埋め込み酸化膜1に当接して、SOI層2より多くの結晶欠陥を含有する第1欠陥シリコン層4が形成され、支持基板3の裏面側に当接して、SOI層2より多くの結晶欠陥を含有する第2欠陥シリコン層5が形成されてなる半導体基板10とする。
【選択図】 図1
【解決手段】埋め込み酸化膜1を挟んで、上方の主面側に単結晶シリコンからなるSOI層2、下方の裏面側に支持基板3を有してなる、SOI構造の半導体基板10であって、埋め込み酸化膜1に当接して、SOI層2より多くの結晶欠陥を含有する第1欠陥シリコン層4が形成され、支持基板3の裏面側に当接して、SOI層2より多くの結晶欠陥を含有する第2欠陥シリコン層5が形成されてなる半導体基板10とする。
【選択図】 図1
Description
本発明は、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI(Silicon On Insulator)層、下方の裏面側に支持基板を有してなる、SOI構造の半導体基板およびその製造方法に関する。
埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に支持基板を有してなる、SOI構造の半導体基板およびその製造方法が、例えば、特開平2−260428号公報(特許文献1)、特公平7−19839号公報(特許文献2)、特開2004−320050号公報(特許文献3)に開示されている。
上記SOI基板では、活性領域であるSOI層の下部に埋め込み酸化膜が形成されているため、SOI層には、支持基板から絶縁分離された素子を形成可能である。一方、埋め込み酸化膜を有する上記SOI基板では、SOI層に対するゲッタリング層の配置の自由度が低減するため、ゲッタリング層の形成が困難となる。
特許文献1と特許文献2の半導体基板では、酸化シリコン(SiO2)からなる埋め込み酸化膜と単結晶シリコン(Si)からなるSOI層の間に多結晶シリコン層を形成し、この多結晶シリコン層をゲッタリング層としている。しかしながら、SiO2膜上に多結晶シリコン層が形成されてなる上記SOIウェハでは、凸状にウェハが反って、歪や欠陥が発生し易い。また、上記ウェハの反りによって、後工程におけるパターン形成のための露光工程において、所望のパターンの形成が困難となる。
特許文献3の半導体基板では、上記ウェハの反りを回避するため、SiO2からなる埋め込み酸化膜の裏面側に当接して窒化シリコン(Si3N4)層を形成し、当該Si3N4層の裏面側に当接して多結晶シリコン層を形成している。これによって、例えば露光工程で必要な室温において、ウェハの反りを補正することが可能となる。しかしながら、Si3N4層と多結晶シリコン層の熱膨張係数は基本的に大きく異なっており、上記Si3N4層の追加形成では、半導体装置の製造において通常必要とされる高温且つ広い温度範囲でのウェハの反り補正は困難である。このため、上記Si3N4層の追加形成では、例えば400℃から1200℃の拡散工程において再び反りが発生し、活性領域であるSOI層に、スリップ、転位等の欠陥を発生させることとなる。このような欠陥のあるSOI層に形成される半導体素子は、リーク電流の増加等、特性を劣化させることとなる。
また、特許文献3の半導体基板の構成では、SOI層とゲッタリング層である多結晶シリコン層の間に、SiO2からなる埋め込み酸化膜とSi3N4層の2層が形成される。このため、SOI層に対する多結晶シリコン層のゲッタリング能力が低下することとなる。
特開平2−260428号公報
特公平7−19839号公報
特開2004−320050号公報
そこで本発明は、埋め込み酸化膜を有するSOI構造の半導体基板およびその製造方法であって、効果的なゲッタリング層の形成と、当該ゲッタリング層の形成に伴う反りを抑制した半導体基板およびその製造方法を提供することを目的としている。
請求項1に記載の発明は、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に支持基板を有してなる、SOI構造の半導体基板であって、前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1欠陥シリコン層が形成され、前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2欠陥シリコン層が形成されてなることを特徴としている。
上記埋め込み酸化膜に当接する第1欠陥シリコン層および支持基板の裏面側に当接する第2欠陥シリコン層は、どちらもSOI層より多くの結晶欠陥を含有しており、ゲッタリング層として機能させることができる。すなわち、当該半導体基板では、埋め込み酸化膜に当接する第1欠陥シリコン層だけでなく、支持基板の裏面側に当接する第2欠陥シリコン層も、ゲッタリング層として機能させることができる。従って、第1欠陥シリコン層と第2欠陥シリコン層のいずれか一方のみが形成されている半導体基板に較べて、ゲッタリング効果を促進することができる。
第1欠陥シリコン層と第2欠陥シリコン層は、どちらもシリコン材料からなり、半導体プロセスの広い熱処理温度範囲に対して、熱膨張係数が同程度である。また、第1欠陥シリコン層と第2欠陥シリコン層は、厚い支持基板を挟んで、SOI構造の半導体基板における両表面の近くに配置される。このため、当該半導体基板の両表面の熱膨張差を低減することができ、第1欠陥シリコン層と第2欠陥シリコン層の応力によって発生する反りは互いに補完されることとなり、当該半導体基板の反りを抑制することができる。
請求項2に記載のように、前記第1欠陥シリコン層および第2欠陥シリコン層は、例えば、多結晶シリコン層、酸素(O)イオン注入シリコン層、ボロン(B)イオン注入シリコン層、リン(P)イオン注入シリコン層、アンチモン(Sb)イオン注入シリコン層、酸化誘起積層欠陥(OSF)シリコン層のいずれか、もしくはそれらの組み合わせによる積層体からなるように構成することができる。
請求項3に記載のように、前記第1欠陥シリコン層と第2欠陥シリコン層は、同じ材質からなることが好ましい。この場合には、第1欠陥シリコン層と第2欠陥シリコン層が、同じ熱膨張係数となる。従って、上記半導体基板の応力設計が容易となり、半導体基板の反りの抑制に効果的である。また、製造段階で第1欠陥シリコン層と第2欠陥シリコン層を同時形成することも可能であり、これによって製造コストを低減することができる。
特に、請求項4に記載のように、前記第1欠陥シリコン層と第2欠陥シリコン層は、製造コストの低い、多結晶シリコン層からなることが好ましい。
請求項5に記載のように、前記第1欠陥シリコン層は、前記埋め込み酸化膜の主面側に当接して、形成されてなるように構成することができる。この場合には、第1欠陥シリコン層とSOI層の間に埋め込み酸化膜が介在しないため、SOI層に対するゲッタリング機能を効果的に発揮させることができる。
一方、銅(Cu)等汚染物質となる重金属は、SiO2からなる埋め込み酸化膜を通過可能である。このため、請求項6に記載のように、前記第1欠陥シリコン層が、前記埋め込み酸化膜の裏面側に当接して、形成されてなるように構成することもできる。
また、請求項7に記載のように、前記第1欠陥シリコン層が、前記埋め込み酸化膜の主面側と裏面側に当接して、分割形成されてなるように構成することもできる。
請求項8に記載のように、前記第1欠陥シリコン層と第2欠陥シリコン層は、同じ厚さに形成されてなることが好ましい。この場合にも、応力設計が容易になると共に、第1欠陥シリコン層と第2欠陥シリコン層が同じ材質の場合には、同時形成が可能となる。
請求項9に記載の発明は、前記第2欠陥シリコン層に当接して、酸化シリコン膜が形成されてなることを特徴としている。
これによって、上記SOI構造の半導体基板において、主面側に第1欠陥シリコン層とSiO2からなる埋め込み酸化膜の積層体が形成され、裏面側に第2欠陥シリコン層と酸化シリコン(SiO2)膜の積層体が形成される。従って、酸化シリコン膜を形成しない場合に較べて、SOI構造の半導体基板におけるの両表面の熱膨張差をより低減することができ、当該半導体基板の反りをより小さくすることができる。以上のことから、請求項10に記載のように、前記酸化シリコン膜は、前記埋め込み酸化膜と同じ厚さに形成されてなることが好ましい。
上記半導体基板におけるSOI層は、単結晶シリコン基板(ウェハ)を構成する一般的な単結晶シリコン層であってよいが、請求項11に記載のように、前記SOI層は、結晶欠陥の少ない、いわゆるDZ(Denuded Zone)層もしくはエピタキシャル成長層からなるように構成することもできる。
また、請求項12に記載のように、前記支持基板も、一般的な単結晶シリコン基板(ウェハ)を用いて、単結晶シリコンからなるように構成することが好ましい。しかしながら、これに限らず、上記半導体基板における支持基板は、例えば多結晶シリコンからなっていてもよい。
請求項13〜15に記載の発明は、上記半導体基板の一形態の製造方法に関する発明である。
請求項13に記載の発明は、2枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、SOI構造の半導体基板の製造方法において、前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1多結晶シリコン層が形成され、前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、前記第1多結晶シリコン層および第2多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる2枚の単結晶シリコン基板を準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴としている。
これにより、上記半導体基板において、前記第1欠陥シリコン層と第2欠陥シリコン層が多結晶シリコン層からなる半導体基板を製造することができる。当該半導体基板の製造方法おいては、同じ構造を持った2枚の単結晶シリコン基板を、貼り合わされるシリコン基板の出発材料とする。このため、異なる構造をもった単結晶シリコン基板を出発材料とする場合に較べて、出発材料の準備にかかるコストを低減することができ、安価な製造方法とすることができる。
請求項14に記載の発明は、2枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、SOI構造の半導体基板の製造方法において、前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1多結晶シリコン層が形成され、前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、前記第1多結晶シリコン層および第2多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる1枚の単結晶シリコン基板と、他の層が形成されず、単一のシリコン層からなる1枚の単結晶シリコン基板とを準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴としている。
これによっても、上記半導体基板において、前記第1欠陥シリコン層と第2欠陥シリコン層が多結晶シリコン層からなる半導体基板を製造することができる。当該半導体基板の製造方法おいては、貼り合わされるシリコン基板の一方の出発材料を、他の層が形成されず、単一のシリコン層からなる1枚の単結晶シリコン基板としている。当該単結晶シリコン基板については、追加加工をしないで貼り合わせ、上記半導体基板を製造することも可能である。従って、これによっても出発材料の準備にかかるコストを当該単結晶シリコン基板の製造コストのみとすることができ、安価な製造方法とすることができる。尚、当該半導体基板の製造方法は、請求項13に記載の半導体基板の製造方法に較べて、貼り合わせ前の研磨工程を省略することができ、工程が簡略化されている。従って、当該半導体基板の製造方法は、請求項13に記載の半導体基板の製造方法に較べて、安価な製造方法とすることができる。
請求項15に記載の発明は、2枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に支持基板を有してなる、SOI構造の半導体基板の製造方法において、前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1欠陥シリコン層が形成され、前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2欠陥シリコン層が形成されてなる半導体基板を製造するにあたって、前記SOI層が、DZ層もしくはエピタキシャル層であり、いわゆるIG(Intrinsic Gettering)層に当接して、前記SOI層となるDZ層もしくはエピタキシャル層が形成されてなる単結晶シリコン基板を準備し、前記貼り合わされる一方のシリコン基板の出発材料とすることを特徴としている。
これによって、上記半導体基板において、前記SOI層が、DZ層もしくはエピタキシャル成長層からなる半導体基板を製造することができる。
尚、請求項13〜15に記載の製造方法によって得られる半導体基板の効果については、上記したとおりであり、その説明は省略する。
以下、本発明を実施するための最良の形態、図に基づいて説明する。
図1は、本発明の半導体基板の基本構造を示す図で、半導体基板10の模式的な断面図である。
図1に示す半導体基板10は、埋め込み酸化膜1を挟んで、上方の主面側に単結晶シリコンからなるSOI層2、下方の裏面側に支持基板3を有してなる、SOI(Silicon On Insulator)構造の半導体基板である。半導体基板10における支持基板3は、例えば、一般的な単結晶シリコン(Si)ウェハから切り出された単結晶シリコン(Si)基板であってもよいし、多結晶シリコン(Si)基板であってもよい。尚、図を簡略化するため、図1では支持基板2の厚さ方向を短縮して図示している。
図1の半導体基板10には、埋め込み酸化膜1に当接して、SOI層2より多くの結晶欠陥を含有する第1欠陥シリコン層4が形成されている。また、同じくSOI層2より多くの結晶欠陥を含有する第2欠陥シリコン層5が、支持基板3の裏面側に当接して形成されている。
図1の半導体基板10において、埋め込み酸化膜1に当接する第1欠陥シリコン層4および支持基板3の裏面側に当接する第2欠陥シリコン層5は、どちらもSOI層2より多くの結晶欠陥を含有しており、ゲッタリング層として機能させることができる。すなわち、半導体基板10では、埋め込み酸化膜1に当接する第1欠陥シリコン層4だけでなく、支持基板3の裏面側に当接する第2欠陥シリコン層5も、ゲッタリング層として機能させることができる。従って、第1欠陥シリコン層4と第2欠陥シリコン層5のいずれか一方のみが形成されている半導体基板に較べて、ゲッタリング効果を促進することができる。
第1欠陥シリコン層4と第2欠陥シリコン層5は、どちらもシリコン材料からなり、半導体プロセスの広い熱処理温度範囲に対して、熱膨張係数が同程度である。また、第1欠陥シリコン層4と第2欠陥シリコン層5は、厚い支持基板3を挟んで、SOI構造の半導体基板10における両表面の近くに配置される。このため、半導体基板10の両表面の熱膨張差を低減することができ、第1欠陥シリコン層4と第2欠陥シリコン層5の応力によって発生する反りは互いに補完されることとなり、半導体基板10の反りを抑制することができる。
図1の半導体基板10における第1欠陥シリコン層4および第2欠陥シリコン層5は、例えば、多結晶シリコン層、酸素(O)イオン注入シリコン層、ボロン(B)イオン注入シリコン層、リン(P)イオン注入シリコン層、アンチモン(Sb)イオン注入シリコン層、酸化誘起積層欠陥(OSF)シリコン層のいずれか、もしくはそれらの組み合わせによる積層体とすることができる。特に、第1欠陥シリコン層4と第2欠陥シリコン層5は、製造コストの低い、多結晶シリコン層からなることが好ましい。
図1の半導体基板10における第1欠陥シリコン層4は、埋め込み酸化膜1の主面側に当接して形成されており、第1欠陥シリコン層4とSOI層2の間に埋め込み酸化膜が介在しないため、SOI層2に対するゲッタリング機能を効果的に発揮させることができる。一方、銅(Cu)等汚染物質となる重金属は、SiO2からなる埋め込み酸化膜1を通過可能である。このため、第1欠陥シリコン層4を、埋め込み酸化膜1の裏面側に当接して形成するようにしてもよい。
また、図1の半導体基板10における第1欠陥シリコン層4および第2欠陥シリコン層5は、異なる材質であってもよいが、上記第1欠陥シリコン層4と第2欠陥シリコン層5を多結晶シリコン層とする場合のように、同じ材質からなることが好ましい。この場合には、第1欠陥シリコン層4と第2欠陥シリコン層5が、同じ熱膨張係数となる。従って、半導体基板10の応力設計が容易となり、半導体基板10の反りの抑制に効果的である。また、後述するように、製造段階で第1欠陥シリコン層4と第2欠陥シリコン層5を同時形成することも可能であり、これによって製造コストを低減することができる。
さらに、図1の半導体基板10における第1欠陥シリコン層4と第2欠陥シリコン層5は、同じ厚さに形成されることが好ましい。この場合にも、半導体基板10の応力設計が容易になると共に、第1欠陥シリコン層4と第2欠陥シリコン層5が同じ材質の場合には、同時形成が可能となる。
図2は、図1に示す半導体基板10の具体例で、半導体基板10aの模式的な断面図である。
図2に示す半導体基板10aでは、図1の第1欠陥シリコン層4と第2欠陥シリコン層5を、それぞれ、多結晶シリコン層4a,5aとしている。また、半導体基板10aでは、図1の支持基板3を、一般的な単結晶シリコンウェハを用いて構成できる、単結晶シリコン(Si)基板3aとしている。さらに、図2の半導体基板10aでは、第2欠陥シリコン層である多結晶シリコン層5aに当接して、酸化シリコン(SiO2)膜6が追加形成されている。
図2の半導体基板10aにおいても、多結晶シリコン層4a,5aがゲッタリング層として機能すると共に、厚いSi基板3aを挟んで半導体基板10aの両表面の近くに配置されることで、半導体基板10aの反りが抑制されることは言うまでもない。半導体基板10aでは、さらに、SiO2膜6が追加形成されている。これによって、半導体基板10aでは、主面側に多結晶シリコン層4aとSiO2からなる埋め込み酸化膜1の積層体が形成され、裏面側に多結晶シリコン層5aとSiO2膜6の積層体が形成されることとなる。従って、酸化シリコン膜6を形成しない場合に較べて、SOI構造の半導体基板10aにおける両表面の熱膨張差をより低減することができ、半導体基板10aの反りをより小さくすることができる。
以上のことから、図2の半導体基板10aにおける酸化シリコン膜6は、埋め込み酸化膜1と同じ厚さに形成されることが好ましい。
図3は、図2の半導体基板10aの製造方法を示す図である。尚、図3において、図2に示す半導体基板10aの各層に対応する層には、同じ符号を付した。
図3に示す半導体基板10aの製造方法は、2枚のシリコン基板の貼り合わせによる製造方法である。図3に示す半導体基板10aの製造方法では、第1多結晶シリコン層4aおよび第2多結晶シリコン層5aとなる多結晶シリコン層が、成膜により両表面に同時形成された2枚の単結晶シリコン基板を準備し、これを貼り合わされるシリコン基板の出発材料1,2としている。半導体基板10aの裏面側となる出発材料1は、片面の多結晶シリコン層を研磨により除去した後、熱酸化して両表面にSiO2層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板10aの主面側となる出発材料2は、未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記2枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板10aが製造される。
図3に示す半導体基板10aの製造方法においては、同じ構造を持った2枚の単結晶シリコン基板を、貼り合わされるシリコン基板の出発材料1,2としている。このため、異なる構造をもった単結晶シリコン基板を出発材料とする場合に較べて、出発材料の準備にかかるコストを低減することができ、安価な製造方法とすることができる。
図4は、図1に示す半導体基板10の別の具体例で、半導体基板10bの模式的な断面図である。尚、図4の半導体基板10bにおいて、図2の半導体基板10aと同様の部分については、同じ符号を付した。
図4に示す半導体基板10bは、図2の半導体基板10aと類似の構造を有しているが、以下に点で図2の半導体基板10aと異なっている。すなわち、図2に示す半導体基板10aでは、図1の第1欠陥シリコン層4に対応する多結晶シリコン層4aが、埋め込み酸化膜1の主面側に当接して形成されていた。これに対して、図4に示す半導体基板10bにおいては、第1欠陥シリコン層4に対応する多結晶シリコン層4bが、埋め込み酸化膜1の裏面側に当接して形成されている。
図4の半導体基板10bにおいても、前述したように、多結晶シリコン層4b,5aがゲッタリング層として機能する。埋め込み酸化膜1が1μm程度と薄い場合においては、図2の半導体基板10aと図4の半導体基板10bとで、同程度のゲッタリング効果を得ることができる。また、図4の半導体基板10bにおいても、多結晶シリコン層4b,5aが厚いSi基板3aを挟んで半導体基板10bの両表面の近くに配置され、SiO2膜6が追加形成されている。このため、SiO2膜6を形成しない場合に較べて、SOI構造の半導体基板10bにおける両表面の熱膨張差をより低減することができ、半導体基板10bの反りをより小さくすることができる。
図5は、図4の半導体基板10bの製造方法を示す図である。尚、図5において、図4に示す半導体基板10bの各層に対応する層には、同じ符号を付した。
図5に示す半導体基板10bの製造方法も、図3に示す半導体基板10aの製造方法と同様に、2枚のシリコン基板の貼り合わせによる製造方法である。図5に示す半導体基板10aの製造方法では、第1多結晶シリコン層4bおよび第2多結晶シリコン層5aとなる多結晶シリコン層が、成膜により両表面に同時形成された1枚の単結晶シリコン基板と、他の層が形成されず、単一のシリコン層からなる1枚の単結晶シリコン基板とを準備し、これを貼り合わされるシリコン基板の出発材料3,4としている。半導体基板10bの裏面側となる出発材料3は、熱酸化して両表面にSiO2層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板10bの主面側となる出発材料4は、未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記2枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板10bが製造される。
図5に示す半導体基板10bの製造方法においては、貼り合わされるシリコン基板の一方の出発材料4を、他の層が形成されず、単一のシリコン層からなる1枚の単結晶シリコン基板としている。図5に示すように、出発材料4の単結晶シリコン基板については、追加加工をしないで貼り合わせ、半導体基板10bを製造することが可能である。従って、これによっても出発材料4の準備にかかるコストを、当該単結晶シリコン基板の製造コストのみとすることができ、安価な製造方法とすることができる。尚、図5に示す半導体基板10bの製造方法では、裏面側の出発材料3についても、図3に示す半導体基板10aの製造方法に較べて、貼り合わせ前の研磨工程を省略することができる。
以上のことから、図5に示す半導体基板10bの製造方法は、図3に示す半導体基板10aの製造方法に較べて工程が簡略化されている。従って、図5に示す半導体基板10bの製造方法は、図3示す半導体基板10aの製造方法に較べて、安価な製造方法となっている。
図6は、図1に示す半導体基板10の別の具体例で、半導体基板10abの模式的な断面図である。尚、図6の半導体基板10abにおいて、図2および図4の半導体基板10a,10bと同様の部分については、同じ符号を付した。
図6に示す半導体基板10bは、図2および図4の半導体基板10a,10bと類似の構造を有しているが、以下に点で異なっている。すなわち、図2および図4の半導体基板10a,10bでは、それぞれ、図1の第1欠陥シリコン層4に対応する多結晶シリコン層4a,4bが、埋め込み酸化膜1の主面側または裏面側に当接して形成されていた。これに対して、図6に示す半導体基板10abにおいては、第1欠陥シリコン層4に対応する多結晶シリコン層4a,4bが、埋め込み酸化膜1の主面側と裏面側に当接して、分割形成されている。尚、第1欠陥シリコン層4である多結晶シリコン層4a,4bの全厚さt1+t2は、第2欠陥シリコン層5である多結晶シリコン層5aの厚さt3とほぼ同じ厚さに形成されている。
図6の半導体基板10abにおいても、前述したように、多結晶シリコン層4a,4b,5aがゲッタリング層として機能する。半導体基板10abでは、多結晶シリコン層4a,4bを埋め込み酸化膜1の両側に分割形成することで、後の熱処理において捕獲された不純物が再拡散することで発生する埋め込み酸化膜1の低耐圧不良やSOI層2での接合リークといった素子特性の劣化を抑制している。また、多結晶シリコン層4a,4bの全厚さt1+t2が多結晶シリコン層5aの厚さt3とほぼ同じ厚さに形成されているため、SOI構造の半導体基板10abにおける両表面の熱膨張差をより低減することができ、半導体基板10abの反りをより小さくすることができる。
図7は、図6の半導体基板10abの製造方法を示す図である。尚、図7において、図6に示す半導体基板10abの各層に対応する層には、同じ符号を付した。
図7に示す半導体基板10abの製造方法も、図3,5に示す半導体基板10a,10bの製造方法と同様に、2枚のシリコン基板の貼り合わせによる製造方法である。図7に示す半導体基板10abの製造方法では、第1多結晶シリコン層4a,4bおよび第2多結晶シリコン層5aとなる多結晶シリコン層が、成膜により両表面に同時形成された2枚の単結晶シリコン基板を準備し、これを貼り合わされるシリコン基板の出発材料3,2としている。半導体基板10abの裏面側となる出発材料3は、第1多結晶シリコン層4b
を所定の厚さになるように研磨した後、図5と同様に熱酸化して両表面にSiO2層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板10abの主面側となる出発材料2は、図3と同様に未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記2枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板10abが製造される。
を所定の厚さになるように研磨した後、図5と同様に熱酸化して両表面にSiO2層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板10abの主面側となる出発材料2は、図3と同様に未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記2枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板10abが製造される。
図7に示す半導体基板10abの製造方法においても、同じ構造を持った2枚の単結晶シリコン基板を、貼り合わされるシリコン基板の出発材料3,2としている。このため、異なる構造をもった単結晶シリコン基板を出発材料とする場合に較べて、出発材料の準備にかかるコストを低減することができ、安価な製造方法とすることができる。
図8は、図1に示す半導体基板10の別の具体例で、半導体基板10cの模式的な断面図である。尚、図8の半導体基板10cにおいて、図1の半導体基板10と同様の部分については、同じ符号を付した。
図8に示す半導体基板10cでは、図1のSOI層2を、単結晶シリコン基板(ウェハ)を構成する一般的な単結晶シリコン層ではなく、結晶欠陥の少ない、いわゆるDZ(Denuded Zone)層もしくはエピタキシャル成長層としている。DZ層は、半導体基板の表面に隣接した非常に薄い領域で、汚染物質や欠陥が低減された領域である。尚、DZ層を形成する方法は、エピタキシャル層を形成する方法に比べスループットが高く、コスト面で優れている。
また、半導体基板10cでは、図1の支持基板3を、ボロン(B)含有単結晶シリコン(Si)基板3bとしている。尚、半導体基板10cでは、埋め込み酸化膜1の裏面側に当接して、いわゆるOSF(Oxidation-induced Stacking Faults、酸化誘起積層欠陥)発生領域7が形成されている。OSF発生領域7は、シリコンウェハの表面や内部に生じる結晶欠陥の1つで、酸化により誘起される積層欠陥である。
図8の半導体基板10aにおいても、第1欠陥シリコン層4と第2欠陥シリコン層5がゲッタリング層として機能すると共に、厚いボロン(B)含有単結晶Si基板3bを挟んで半導体基板10cの両表面の近くに配置されることで、半導体基板10cの反りが抑制される。また、半導体基板10cでは、埋め込み酸化膜1の裏面側に形成されたOSF発生領域7も、ゲッタリング機能を有している。尚、OSF発生領域7は単結晶Si基板を熱酸化することで発生させることができ、図8のボロン(B)含有単結晶シリコン(Si)基板3bに限らず、図2や図4の一般的な単結晶シリコンウェハから切り出される通常の単結晶シリコン(Si)基板3aにも形成可能である。
さらに、半導体基板10cでは、支持基板であるボロン(B)含有単結晶Si基板3bのボロン(B)濃度を高濃度とすることにより、この層においてもゲッタリング機能を持たせることができる。ボロンの原子半径(80pm)はSiの原子半径(117pm)に比して小さく、ボロンが不純物として添加された結晶は格子歪が大きい。このため、酸化時にOSFが発生しやすい。また、同様の効果が得られる不純物(たとえばSb)であれば、添加される不純物はボロンに限らない。尚、ボロン(B)含有単結晶Si基板3bの代わりに、ボロン(B)含有多結晶Si基板でも、同様のゲッタリング機能を持たせることができる。前述同様、多結晶Si基板に添加される不純物も、ボロン同様の効果を期待できるものであれば適用可能である。
図9は、図8の半導体基板10cの製造方法を示す図である。尚、図9において、図8に示す半導体基板10cの各層に対応する層には、同じ符号を付した。
図9に示す半導体基板10cの製造方法も、2枚のシリコン基板の貼り合わせによる製造方法である。図9に示す半導体基板10cの製造方法では、OSF発生領域7が形成されたB含有単結晶Si基板3Bと、いわゆるIG(Intrinsic Gettering)層が形成され、IG層に当接して、SOI層2aとなるDZ層もしくはエピタキシャル層が形成されてなる単結晶シリコン基板とを準備し、これを貼り合わされるシリコン基板の出発材料5,6としている。IG層は、通常の半導体基板において、高温及び低温の熱処理を組み合わせることにより基板内部に酸素析出層を形成し、半導体製造工程中に混入される重金属等の汚染物質を捕獲する層としたものである。
半導体基板10cの裏面側となる出発材料5は、埋め込み酸化膜となるSiO2層1を形成し、第2欠陥Si層5を形成して、貼り合わされる一方のシリコン基板とする。半導体基板10cの主面側となる出発材料6は、第1欠陥Si層5を形成して、貼り合わされるもう一方のシリコン基板とする。上記2枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板10cが製造される。
図10は、図1に示す半導体基板10の別の具体例で、半導体基板10dの模式的な断面図である。尚、図10の半導体基板10dにおいて、図4の半導体基板10bと同様の部分について、同じ符号を付した。
図10に示す半導体基板10dは、図4の半導体基板10bと類似の構造を有しているが、図10に示す半導体基板10dでは、図4の多結晶シリコン層4b,5aの代わりに、OSF発生領域であるOSFシリコン(Si)層4c,5bが形成されている。半導体基板10dのOSFシリコン(Si)層4c,5bは、ボロン(B)を高濃度に含有する単結晶Si基板3bを熱酸化して形成されたものである。また、半導体基板10dにおける埋め込み酸化膜1aは、のOSFシリコン(Si)層4c,5bは、例えばBSG(Boro-Silicate Glass)膜のように、ボロン(B)を多量に含有する酸化膜となっている。
図10の半導体基板10dにおいても、OSFシリコン層4c,5bがゲッタリング層として機能する。さらに、半導体基板10dでは、埋め込み酸化膜1aがボロン(B)を多量に含むため、単結晶SiからなるSOI層2にボロンを拡散させて格子歪を発生させ、埋め込み酸化膜1aに近い領域にゲッタリング層を形成することが可能である。尚、半導体基板10bにおいても、OSFシリコン層4c,5bが厚いSi基板3bを挟んで半導体基板10dの両表面の近くに配置されているため、半導体基板10dにおける両表面の熱膨張差を低減して、半導体基板10dの反りを小さくすることができることは言うまでもない。
尚、図10に示す半導体基板10dも、図2,4,6,8に示す半導体基板10a〜10c,10abと同様に、2枚のシリコン基板を貼り合わせて製造することができる。半導体基板10dは、図3,5,7で説明した各工程の組み合わせにより製造することができ、その説明は省略する。
以上示したように、上記した半導体基板10,10a〜10d,10abおよびその製造方法は、埋め込み酸化膜を有するSOI構造の半導体基板およびその製造方法であって、効果的なゲッタリング層の形成と、当該ゲッタリング層の形成に伴う反りを抑制した半導体基板およびその製造方法となっている。
10,10a〜10d,10ab 半導体基板
1,1a 埋め込み酸化膜
2,2a SOI層
3,3a,3b 支持基板(単結晶Si基板、B含有単結晶Si基板)
4,4a〜4c 第1欠陥シリコン層(多結晶シリコン層、OSFシリコン層)
5,5a,5b 第2欠陥シリコン層(多結晶シリコン層、OSFシリコン層)
1,1a 埋め込み酸化膜
2,2a SOI層
3,3a,3b 支持基板(単結晶Si基板、B含有単結晶Si基板)
4,4a〜4c 第1欠陥シリコン層(多結晶シリコン層、OSFシリコン層)
5,5a,5b 第2欠陥シリコン層(多結晶シリコン層、OSFシリコン層)
Claims (15)
- 埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に支持基板を有してなる、SOI構造の半導体基板であって、
前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1欠陥シリコン層が形成され、
前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2欠陥シリコン層が形成されてなることを特徴とする半導体基板。 - 前記第1欠陥シリコン層および第2欠陥シリコン層が、
多結晶シリコン層、酸素(O)イオン注入シリコン層、ボロン(B)イオン注入シリコン層、リン(P)イオン注入シリコン層、アンチモン(Sb)イオン注入シリコン層、酸化誘起積層欠陥(OSF)シリコン層のいずれか、もしくはそれらの組み合わせによる積層体からなることを特徴とする請求項1に記載の半導体基板。 - 前記第1欠陥シリコン層と第2欠陥シリコン層が、
同じ材質からなることを特徴とする請求項2に記載の半導体基板。 - 前記第1欠陥シリコン層と第2欠陥シリコン層が、
多結晶シリコン層からなることを特徴とする請求項3に記載の半導体基板。 - 前記第1欠陥シリコン層が、前記埋め込み酸化膜の主面側に当接して、形成されてなることを特徴とする請求項1乃至4のいずれか一項に記載の半導体基板。
- 前記第1欠陥シリコン層が、前記埋め込み酸化膜の裏面側に当接して、形成されてなることを特徴とする請求項1乃至4のいずれか一項に記載の半導体基板。
- 前記第1欠陥シリコン層が、前記埋め込み酸化膜の主面側と裏面側に当接して、分割形成されてなることを特徴とする請求項1乃至4のいずれか一項に記載の半導体基板。
- 前記第1欠陥シリコン層と第2欠陥シリコン層が、
同じ厚さに形成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体基板。 - 前記第2欠陥シリコン層に当接して、酸化シリコン膜が形成されてなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体基板。
- 前記酸化シリコン膜が、前記埋め込み酸化膜と同じ厚さに形成されてなることを特徴とする請求項9に記載の半導体基板。
- 前記SOI層が、DZ層もしくはエピタキシャル成長層からなることを特徴とする請求項1乃至10のいずれか一項に記載の半導体基板。
- 前記支持基板が、単結晶シリコンであることを特徴とする請求項1乃至11のいずれか一項に記載の半導体基板。
- 2枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、SOI構造の半導体基板の製造方法において、
前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1多結晶シリコン層が形成され、
前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、
前記第1多結晶シリコン層および第2多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる2枚の単結晶シリコン基板を準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴とする半導体基板の製造方法。 - 2枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、SOI構造の半導体基板の製造方法において、
前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1多結晶シリコン層が形成され、
前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、
前記第1多結晶シリコン層および第2多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる1枚の単結晶シリコン基板と、他の層が形成されず、単一のシリコン層からなる1枚の単結晶シリコン基板とを準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴とする半導体基板の製造方法。 - 2枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるSOI層、下方の裏面側に支持基板を有してなる、SOI構造の半導体基板の製造方法において、
前記埋め込み酸化膜に当接して、前記SOI層より多くの結晶欠陥を含有する第1欠陥シリコン層が形成され、
前記支持基板の裏面側に当接して、前記SOI層より多くの結晶欠陥を含有する第2欠陥シリコン層が形成されてなる半導体基板を製造するにあたって、
前記SOI層が、DZ層もしくはエピタキシャル層であり、
IG層に当接して、前記SOI層となるDZ層もしくはエピタキシャル層が形成されてなる単結晶シリコン基板を準備し、前記貼り合わされる一方のシリコン基板の出発材料とすることを特徴とする半導体基板の製造方法。
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