JP2006165061A - Soiウェーハの製造方法 - Google Patents
Soiウェーハの製造方法 Download PDFInfo
- Publication number
- JP2006165061A JP2006165061A JP2004350285A JP2004350285A JP2006165061A JP 2006165061 A JP2006165061 A JP 2006165061A JP 2004350285 A JP2004350285 A JP 2004350285A JP 2004350285 A JP2004350285 A JP 2004350285A JP 2006165061 A JP2006165061 A JP 2006165061A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- layer
- active layer
- soi
- bmd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 23
- 238000005728 strengthening Methods 0.000 claims description 18
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 33
- 239000002184 metal Substances 0.000 abstract description 33
- 229910052751 metal Inorganic materials 0.000 abstract description 33
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 238000005247 gettering Methods 0.000 abstract description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 12
- 239000001301 oxygen Substances 0.000 abstract description 12
- 229910052760 oxygen Inorganic materials 0.000 abstract description 12
- 238000005498 polishing Methods 0.000 abstract description 12
- 239000002244 precipitate Substances 0.000 abstract description 9
- 238000000227 grinding Methods 0.000 abstract description 8
- 238000012545 processing Methods 0.000 abstract description 5
- 238000004151 rapid thermal annealing Methods 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000003475 lamination Methods 0.000 abstract 2
- 230000003014 reinforcing effect Effects 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 159
- 239000010410 layer Substances 0.000 description 146
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 239000002344 surface layer Substances 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
貼り合わせ強化熱処理での金属不純物をBMD層によりゲッタリングし、無欠陥のSOI層を有するSOIウェーハを得る。
【解決手段】
表面の絶縁膜を除去して裏面にのみ絶縁膜を有する活性層用ウェーハにRTA処理(急速昇温・急速降温熱処理)を施す。この活性層用ウェーハ表面から空孔を注入し、表層部に空孔層を形成する。次に、この活性層用ウェーハを支持用ウェーハに貼り合わせ、貼り合わせウェーハに貼り合わせ強化熱処理を施す。この結果、活性層用ウェーハのバルク部に高濃度の酸素析出物を有するBMD層が形成される。BMD層は、上記熱処理時の金属不純物をゲッタリングする。この後、BMD層を、研削・研磨により除去する。あるいは、イオン注入によって剥離後、研磨する。この結果、無欠陥のSOI層を有するSOIウェーハを得ることができる。
【選択図】図1
Description
貼り合わせ法によるSOIウェーハは、例えば、特許文献1に記載の通り、以下のようにして製造される。まず、片面鏡面研磨された活性層用ウェーハおよび片面鏡面研磨された支持用ウェーハをそれぞれ準備する。次いで、活性層用ウェーハの表面(鏡面)に所定厚さの絶縁膜を形成する。この後、活性層用ウェーハを酸化膜が形成された面(鏡面)を貼り合わせ面として、支持用ウェーハの表面(鏡面)に貼り合わせる。
そして、貼り合わせ後、活性層用ウェーハと支持用ウェーハとの接合力を強固にするための貼り合わせ強化熱処理を行う。この後、活性層用ウェーハの一部を研削および研磨することにより、所定厚さのSOI層を有するSOIウェーハが得ることができる。
その結果、貼り合わせウェーハには、金属不純物がその面内全体に存在することとなる。したがって、この貼り合わせウェーハにあってその活性層用ウェーハの一部が研削・研磨された後、活性層となるSOI層にも金属不純物が存在することとなる。これにより、金属不純物が含まれたSOI層を有するSOIウェーハは、デバイス工程において電気的特性を満たさないウェーハとなる。
この発明は、貼り合わせ強化熱処理時の金属不純物をBMD層によりゲッタリングするとともに、無欠陥のSOI層を有するSOIウェーハを得るSOIウェーハの製造方法を提供することを目的とする。
活性層用ウェーハおよび支持用ウェーハは、ともにCZ法によるシリコンウェーハとすることができる。
活性層用ウェーハの表裏面に形成される絶縁膜は、酸化膜でも窒化膜でもよい。
活性層用ウェーハには、RTA(RTA;Rapid Thermal Annealing)処理により、その表面から空孔が注入され、この後の熱処理により酸素析出を起こしてBMD層が形成される。なお、このBMD層は、活性層用ウェーハとともに支持用ウェーハに形成してあってもよい。
活性層用ウェーハの薄膜化は、例えばウェーハ表面の研削さらに研磨による。または、活性層用ウェーハにイオン注入を行い、加熱して剥離し、研磨することもできる。
次いで、活性層用ウェーハは、絶縁膜が形成されたその裏面を貼り合わせ面として、支持用ウェーハの表面(鏡面)に貼り合わせられる。これにより、両ウェーハ間に絶縁膜が介在された貼り合わせウェーハ(SOI構造の貼り合わせウェーハ)を得ることができる。
この後、この貼り合わせウェーハについて、酸素雰囲気で、活性層用ウェーハと支持用ウェーハとの接合力を高める貼り合わせ強化熱処理を行う。この場合、貼り合わせウェーハは炉内雰囲気などからの金属不純物に汚染されるおそれがある。
このとき、活性層用ウェーハのバルク部に、多くの酸素析出物や格子間シリコン原子が生じる。このうち格子間シリコン原子は、活性層用ウェーハの表面側に拡散され、上記空孔層の空孔を消滅させる。そして、この表層部には、無欠陥層(DZ:Denuded Zone)が形成される。また、この無欠陥層よりバルク内部には、高濃度の酸素析出物を有するBMD(Bulk Micro Defect)層が形成される。これにより、このBMD層は、金属不純物をゲッタリングするゲッタリング層となる。
そして、貼り合わせウェーハを汚染する金属不純物は、このBMD層によりゲッタリングされる。
この後、金属不純物がゲッタリングされたBMD層は、例えば活性層用ウェーハをその表面側から研削し、研磨することにより、除去される。
一方、上記ゲッタリングの効果として金属不純物を含まない無欠陥層(活性層用ウェーハの絶縁膜側)はSOI層となる。この結果、金属不純物を含まない無欠陥のSOI層を有するSOIウェーハを得ることができる。
RTA処理の昇温速度、降温速度が10℃/sec未満では、スループットが低下する。
昇温速度、降温速度が100℃/secを超えると、面内の温度分布が悪化し、反りやスリップが発生しやすくなる。
保持する設定温度は1100℃〜1250℃である。設定温度が1100℃未満では、空孔層が形成されにくい。設定温度が1250℃を越えると活性層用ウェーハにスリップが発生し、また、この活性層用シリコンウェーハに反りが生じる。
このように、活性層用ウェーハについてRTA処理を施すことにより、活性層用ウェーハには空孔(Vacancy)が注入される。
RTA処理ば窒素ガス雰囲気で行われる。窒素ガス雰囲気であれば、シリコンウェーハの表面に窒化膜が形成される。そして、この窒化膜が空孔注入を促進させる。注入される空孔の量は限定されない。
また、上記窒素ガス雰囲気にNH3を含ませることにより、NH3が分解して水素を生じさせ、この水素がシリコンウェーハに形成された自然絶縁膜を除去する。しかも、シリコンウェーハ表面に窒化膜を形成し、この窒化膜が空孔注入を促進する。
この後、活性層用ウェーハと支持用ウェーハとの貼り合わせを行う。そして、この貼り合わせウェーハについて貼り合わせ強化熱処理を行う。
すると、活性層用ウェーハのバルク部において、格子間シリコン原子および酸素析出物が生じる。
そして、バルク部において、高濃度の酸素析出物を有するBMD層が形成される。このBMD層は、貼り合わせ強化熱処理時の金属不純物をゲッタリングするゲッタリング層となる。
また、格子間シリコン原子が表層側に拡散されて、表層部の空孔層の空孔を消滅させる。この結果、活性層用ウェーハの表層部にはDZ層(無欠陥層)が形成される。この後、活性層用ウェーハ側を薄膜化することでSOIウェーハが作製される。
次いで、活性層用ウェーハの絶縁膜が形成されている面(鏡面)を貼り合わせ面として、支持用ウェーハに貼り合わせる。これにより、絶縁膜が介在された貼り合わせウェーハを得ることができる。この後、この貼り合わせウェーハを酸化雰囲気で、活性層用ウェーハと支持用ウェーハとの接合力を高めるための貼り合わせ強化熱処理を行う。このとき、バルク部に高濃度の酸素析出物を有するBMD層が形成される。同時に、活性層用ウェーハの表層部には、無欠陥層が形成される。これにより、貼り合わせウェーハを汚染する金属不純物は、BMD層によりゲッタリングされる。この後、金属不純物がゲッタリングされたBMD層は、例えば研削および研磨により除去される。また、金属不純物を含まない無欠陥層はSOI層となる。この結果、金属不純物を含まない無欠陥のSOI層を有するSOIウェーハを得ることができる。
まず、SOIウェーハ10の製造方法について図1を参照して説明する。
最初に、図1のS101工程に示すように、CZ法により育成され、ボロンがドーパントとされた単一の単結晶シリコンインゴットからスライスした厚さ725μm、直径200mm、比抵抗20Ω・cmのシリコンウェーハを2枚準備する。この後、これらのシリコンウェーハの片面を公知のプロセスを経て片面鏡面研磨する。そして、これらのシリコンウェーハのうち、一方を活性層用ウェーハ11とし、他方を支持用ウェーハ21とする。
この後、図1のS103工程に示すように、活性層用ウェーハ11の表面側のみ酸化膜12を除去する。例えば表面側のみをHFエッチング液に接触させる。活性層用ウェーハ11の表面側のみ酸化膜12を除去するのは、この後、RTA処理を施すことにより、表面側より空孔を注入するためである。鏡面の裏面側には酸化膜が残る。支持用ウェーハについては少なくとも片面が鏡面であればよく、酸化、RTA処理は任意である。
これにより、表面の酸化膜12が除去された活性層用ウェーハ11について、酸化膜12が除去された表層部に高濃度の空孔(1E13atoms/cm3)を含む空孔層13が形成される。
上記RTA処理ではその雰囲気が窒素ガスであるため、活性層用ウェーハ表面に窒化膜が形成される。そして、この窒化膜が空孔(Vacancy)の注入を促進させる。
なお、RTA処理温度とBMDとの関係を示すグラフを図2に示す。
このとき、上記活性層用ウェーハ11のバルク部において、多くの格子間シリコン原子および酸素析出物が生じる。そして、活性層用ウェーハ11の表層部には、格子間シリコン原子が拡散され、空孔を消滅させることにより、厚さが15μmの無欠陥層(DZ:Denuded Zone)15が形成される。また、この無欠陥層15よりバルク内部側においては、高濃度の酸素析出物を含むBMD層14が形成される。
このとき、貼り合わせ強化熱処理の雰囲気中には、金属不純物16が存在する。そして、この金属不純物16が貼り合わせウェーハ20を汚染する。
しかしながら、貼り合わせウェーハ20の活性層用ウェーハ11には、上記BMD層14が形成されている。このBMD層14は、貼り合わせウェーハ20を汚染する金属不純物16をゲッタリングするゲッタリング層となる。したがって、貼り合わせ強化熱処理時に発生する金属不純物16は、このBMD層14においてゲッタリングされる。
そして、図1のS107工程に示すように、研削装置を用いて貼り合わせウェーハ20の活性層用ウェーハ11の表面(貼り合わせ面とは反対側の面)から所定の厚さだけこの活性層用ウェーハ11の一部を研削する。これにより、上記金属不純物16が含まれるBMD層14は研削されるとともに、上記活性層用ウェーハ11の裏面側の金属不純物を含まない層は除去されることなく残存する。この結果、金属不純物16を含まない層であるSOI層17を得ることができる。
次に、この貼り合わせウェーハ20の表面(研削面)を鏡面研磨する。研磨は公知の機械的化学的研磨(研磨布・研磨剤を使用したシリコン面の研磨)である。この結果、BOX層12の表面側に所定厚さのSOI層17(シリコン層)が形成される。このSOI層17がデバイス形成層となる。
具体的には、図1のS101〜S108の各工程を経て活性層用ウェーハ11にBMD層14を形成し、貼り合わせウェーハ20を作製する。次いで、貼り合わせウェーハ20にNi(金属不純物16)を含む溶液を塗布する。そして、貼り合わせ強化熱処理時のSOIウェーハ10のNiのゲッタリングの効果を確認する実験を行った。これらの結果を図3のグラフに示す。試験例#1および試験例#2は、鏡面研磨された活性層用ウェーハ11に図1のS101〜S108の各工程を経てBMD層14を形成した2枚のSOIウェーハ10である。また、比較例#1および比較例#2は、鏡面研磨された活性層用ウェーハ11に上述のBMD層14が形成されていない2枚のSOIウェーハ10である。
以上の実験の結果より、貼り合わせ強化熱処理時に活性層用ウェーハ11のバルク部にBMD層14を形成しておき、ゲッタリングされた金属不純物16とともにBMD層14を研削・研磨することにより、金属不純物を有しないSOI層17を有するSOIウェーハ10を得ることが確認された。
11 活性層用ウェーハ、
12 酸化膜(絶縁膜)、
13 空孔リッチ層、
14 BMD層、
15 DZ層、
16 金属不純物、
17 SOI層、
20 貼り合わせウェーハ、
21 支持用ウェーハ。
Claims (2)
- 鏡面研磨された活性層用ウェーハの表裏面に絶縁膜を形成する工程と、
この後、この活性層用ウェーハの表面の絶縁膜を除去する工程と、
次いで、この活性層用ウェーハについてRTA処理を施す工程と、
次いで、この活性層用ウェーハをその裏面に形成された絶縁膜を介して支持用ウェーハに貼り合わせて貼り合わせウェーハを形成する工程と、
次いで、この貼り合わせウェーハに対してその活性層用ウェーハと支持用ウェーハとの接合力を高める貼り合わせ強化熱処理を施す工程と、
次いで、この貼り合わせウェーハにおけるその活性層用ウェーハを薄膜化してSOI層を形成する工程とを含むSOIウェーハの製造方法。 - 上記RTA処理は、窒素ガス雰囲気において、昇温速度10〜100℃/secで室温から設定温度まで昇温し、次いで、この温度に1〜60秒間保持し、この後、降温速度10〜100℃/secでこの設定温度から室温まで降温するとともに、この設定温度は1100℃〜1250℃とした請求項1に記載のSOIウェーハの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004350285A JP4720163B2 (ja) | 2004-12-02 | 2004-12-02 | Soiウェーハの製造方法 |
US11/289,307 US7582540B2 (en) | 2004-12-02 | 2005-11-30 | Method for manufacturing SOI wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004350285A JP4720163B2 (ja) | 2004-12-02 | 2004-12-02 | Soiウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006165061A true JP2006165061A (ja) | 2006-06-22 |
JP4720163B2 JP4720163B2 (ja) | 2011-07-13 |
Family
ID=36574869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004350285A Active JP4720163B2 (ja) | 2004-12-02 | 2004-12-02 | Soiウェーハの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7582540B2 (ja) |
JP (1) | JP4720163B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7276430B2 (en) * | 2004-12-14 | 2007-10-02 | Electronics And Telecommunications Research Institute | Manufacturing method of silicon on insulator wafer |
JP5188673B2 (ja) * | 2005-06-09 | 2013-04-24 | 株式会社Sumco | Igbt用のシリコンウェーハ及びその製造方法 |
US7829436B2 (en) * | 2005-12-22 | 2010-11-09 | Sumco Corporation | Process for regeneration of a layer transferred wafer and regenerated layer transferred wafer |
JP4760729B2 (ja) * | 2006-02-21 | 2011-08-31 | 株式会社Sumco | Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法 |
JP2009176860A (ja) * | 2008-01-23 | 2009-08-06 | Sumco Corp | 貼り合わせウェーハの製造方法 |
DE102009055685A1 (de) * | 2009-11-25 | 2011-05-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur Qualitätsverbesserung von Wafern sowie Verwendung des Verfahrens |
US9299556B2 (en) * | 2010-12-27 | 2016-03-29 | Shanghai Simgui Technology Co. Ltd. | Method for preparing semiconductor substrate with insulating buried layer gettering process |
US8735219B2 (en) | 2012-08-30 | 2014-05-27 | Ziptronix, Inc. | Heterogeneous annealing method and device |
EP2993686B1 (en) * | 2013-05-01 | 2021-05-26 | Shin-Etsu Chemical Co., Ltd. | Method for producing hybrid substrate |
CN107680899B (zh) * | 2017-09-14 | 2020-07-10 | 西安电子科技大学 | 基于智能剥离技术制备异质(Ga1-xAlx)2O3的方法 |
US11664357B2 (en) | 2018-07-03 | 2023-05-30 | Adeia Semiconductor Bonding Technologies Inc. | Techniques for joining dissimilar materials in microelectronics |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0922993A (ja) * | 1995-07-06 | 1997-01-21 | Toshiba Ceramics Co Ltd | Soiウエハ及びその製造方法 |
JP2002270800A (ja) * | 2001-03-12 | 2002-09-20 | Toyota Motor Corp | 貼り合わせ基板を用いた半導体装置とその製造方法 |
JP2003257984A (ja) * | 2002-03-05 | 2003-09-12 | Sumitomo Mitsubishi Silicon Corp | シリコンウェーハ及びその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08501900A (ja) * | 1992-06-17 | 1996-02-27 | ハリス・コーポレーション | 結合ウェーハの製法 |
JPH09252100A (ja) * | 1996-03-18 | 1997-09-22 | Shin Etsu Handotai Co Ltd | 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ |
CN1155074C (zh) * | 1998-09-02 | 2004-06-23 | Memc电子材料有限公司 | 从低缺陷密度的单晶硅上制备硅-绝缘体结构 |
US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
JP2001044398A (ja) | 1999-07-30 | 2001-02-16 | Mitsubishi Materials Silicon Corp | 張り合わせ基板およびその製造方法 |
US6326285B1 (en) * | 2000-02-24 | 2001-12-04 | International Business Machines Corporation | Simultaneous multiple silicon on insulator (SOI) wafer production |
JP2003204048A (ja) * | 2002-01-09 | 2003-07-18 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法及びsoiウエーハ |
-
2004
- 2004-12-02 JP JP2004350285A patent/JP4720163B2/ja active Active
-
2005
- 2005-11-30 US US11/289,307 patent/US7582540B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0922993A (ja) * | 1995-07-06 | 1997-01-21 | Toshiba Ceramics Co Ltd | Soiウエハ及びその製造方法 |
JP2002270800A (ja) * | 2001-03-12 | 2002-09-20 | Toyota Motor Corp | 貼り合わせ基板を用いた半導体装置とその製造方法 |
JP2003257984A (ja) * | 2002-03-05 | 2003-09-12 | Sumitomo Mitsubishi Silicon Corp | シリコンウェーハ及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7582540B2 (en) | 2009-09-01 |
JP4720163B2 (ja) | 2011-07-13 |
US20060121696A1 (en) | 2006-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7763541B2 (en) | Process for regenerating layer transferred wafer | |
US7582540B2 (en) | Method for manufacturing SOI wafer | |
TWI545614B (zh) | 低溫下分離半導體層之方法 | |
JPWO2005022610A1 (ja) | 貼り合わせウェーハの製造方法 | |
JP2006216826A (ja) | Soiウェーハの製造方法 | |
KR101066315B1 (ko) | 접합 웨이퍼의 제조 방법 | |
JP4419147B2 (ja) | 貼り合わせウェーハの製造方法 | |
KR20090081335A (ko) | 접합 웨이퍼의 제조 방법 | |
KR101071509B1 (ko) | 접합 웨이퍼 제조 방법 | |
JPWO2005024925A1 (ja) | Soiウェーハの作製方法 | |
JP2002184960A (ja) | Soiウェーハの製造方法及びsoiウェーハ | |
JP2008016534A (ja) | 貼り合わせウェーハの製造方法 | |
US7972937B2 (en) | Method for producing semiconductor substrate | |
JP4720164B2 (ja) | Soiウェーハの製造方法 | |
JP5292810B2 (ja) | Soi基板の製造方法 | |
JP4624812B2 (ja) | Soiウエーハの製造方法 | |
JP2005340348A (ja) | Simox基板の製造方法及び該方法により得られるsimox基板 | |
JP2003347176A (ja) | 貼り合わせウェーハの製造方法 | |
JPH09326396A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2008159692A (ja) | 半導体基板の製造方法 | |
JP3452122B2 (ja) | Soi基板の製造方法 | |
JP2009289948A (ja) | 貼り合わせウェーハの製造方法 | |
JP2010129839A (ja) | 貼り合わせウェーハの製造方法 | |
JP2008205061A (ja) | 半導体基板の製造方法 | |
JP2005228988A (ja) | Soiウェーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110106 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110321 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4720163 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |