JP2002184960A - Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ - Google Patents

Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ

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JP2002184960A JP2000384379A JP2000384379A JP2002184960A JP 2002184960 A JP2002184960 A JP 2002184960A JP 2000384379 A JP2000384379 A JP 2000384379A JP 2000384379 A JP2000384379 A JP 2000384379A JP 2002184960 A JP2002184960 A JP 2002184960A
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Shin Etsu Handotai Co Ltd
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Abstract

(57)【要約】 【課題】 高周波特性に優れたＳＯＩウェーハ及びその
製造方法を提供する。 【解決手段】 第一のシリコン単結晶基板（ボンドウェ
ーハ）１と第二のシリコン単結晶基板（ベースウェー
ハ）２の各主表面にシリコン酸化膜３’、３’’を形成
し、該シリコン酸化膜３’、３’’を介して前記第一及
び第二シリコン単結晶基板１、２を、ホウ素放出性フィ
ルターを通して供給された清浄空気からなる雰囲気中に
て密着させ、ＳＯＩウェーハ１０を作製する。第二のシ
リコン単結晶基板（ベースウェーハ）２として、基板内
部の抵抗率が１００Ω・ｃｍ以上のシリコン単結晶基板
を用いる。また、このようにして形成されたＳＯＩウェ
ーハ１０は、そのシリコン酸化膜３中において厚さ方向
のホウ素濃度分布を測定したとき、酸化膜内部にホウ素
濃度が最大となる位置が存在する形態となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩウェーハの
製造方法及びＳＯＩウェーハに関する。
【０００２】
【従来の技術】携帯電話等の移動体通信においては、数
１００ＭＨｚ以上の高周波信号を取り扱うのが一般的と
なっており、高周波特性の良好な半導体デバイスが求め
られている。例えば、ＣＭＯＳ−ＩＣや高耐圧型ＩＣ等
の半導体デバイスには、シリコン単結晶基板（以下、ベ
ースウェーハともいう）上にシリコン酸化膜層（埋め込
み酸化膜）を形成し、その上に別のシリコン単結晶層を
ＳＯＩ（Silicon on Insulator）層として積層形成し
た、いわゆるＳＯＩウェーハが使用されている。これを
高周波用の半導体デバイスに使用する場合、高周波損失
低減のため、ベースウェーハとして高抵抗率のシリコン
単結晶を使用することが必要である。
【０００３】ところで、ＳＯＩウェーハの代表的な製造
方法として貼り合せ法がある。この貼り合わせ法は、デ
バイス形成領域であるＳＯＩ層となる第一のシリコン単
結晶基板（以下、ボンドウェーハともいう）と、ベース
ウェーハとなる第二のシリコン単結晶基板とをシリコン
酸化膜を介して貼り合わせた後、ボンドウェーハを所望
の厚さまで減厚し、薄膜化することによりボンドウェー
ハをＳＯＩ層とするものである。
【０００４】上記のような貼り合わせ法においては、ベ
ースウェーハとボンドウェーハの貼り合わせ界面に、パ
ーティクル等の異物が挟み込まれている場合がある。こ
のような異物が貼り合わせ界面に存在すると、ボイド等
の欠陥が形成されたり、不純物の拡散等によりＳＯＩウ
ェーハの特性が劣化したり、あるいは、基板同士の貼り
合わせ強度が低下したりする場合がある。そのため、貼
り合わせ界面への異物の混入を抑制するために、基板の
貼り合わせはクリーンルーム内（あるいは、クリーンエ
リア内）にて行われる。そして、このような貼り合わせ
法によりＳＯＩウェーハを製造する場合、一般には、ボ
ンドウェーハにのみシリコン酸化膜を形成し、そのシリ
コン酸化膜を介してベースウェーハと貼り合わせる方法
が多く採用されている。
【０００５】他方、貼り合わせが行われるクリーンルー
ム内には、エアフィルターに起因するホウ素が存在し、
このホウ素が貼り合わせ界面に不純物として取り込まれ
ることが知られている。この貼り合わせ界面に取り込ま
れたホウ素は、結合強度を高めるために行われる高温熱
処理（結合熱処理）や、デバイス作製熱処理などにより
拡散する。しかし、ボンドウェーハにのみシリコン酸化
膜を形成して貼り合せる方法を採用すれば、ＳＯＩ層
（デバイス形成領域）への拡散がシリコン酸化膜により
遮られ、デバイスへの影響はほとんどない。これが、前
述したボンドウェーハにのみシリコン酸化膜を形成しベ
ースウェーハと貼り合わせる方法が多く採用されている
理由の１つである。その一方で、ベースウェーハとシリ
コン酸化膜との貼り合せ面には、エアフィルターからの
ホウ素が吸着するので、上記結合熱処理により該ホウ素
はベースウェーハには拡散してしまう。
【０００６】上記のようなホウ素のベースウェーハへの
拡散は、ベースウェーハとして通常抵抗率や低抵抗率の
シリコン単結晶基板を使用する場合には、それほど問題
とはならなかった。しかしながら、高周波用のＳＯＩウ
ェーハにおいては、数１００〜数１０００Ω・ｃｍの高
抵抗率のベースウェーハを使用するため、ベースウェー
ハのシリコン酸化膜との界面近傍数μｍの領域における
抵抗率がホウ素の拡散により大幅に低下し、高周波特性
が劣化する問題がある。
【０００７】そこで、上記問題を解決するために、特開
２０００−１００６７６号公報には、ＳＯＩウェーハの
製造において、クリーンルームへの空気導入の際に使用
するフィルタ種別の選択により、貼り合わせ雰囲気中の
Ｐ型不純物としてのホウ素とＮ型不純物の量とを制御す
る方法が記載されている。具体的には以下のような方法
が開示されている：１．ベースウェーハの導電型とは無
関係に、ＰＴＦＥフィルタとホウ素吸着性のケミカルフ
ィルタとを組み合わせたホウ素フリーのフィルタシステ
ムを用いる。特に、ベースウェーハが高抵抗率のＰ型シ
リコン単結晶ウェーハである場合、ホウ素フリーのフィ
ルタを用いることは、ホウ素吸着によるベースウェーハ
の抵抗率低下を抑制する上で有効である；２．ベースウ
ェーハが高抵抗率のＮ型シリコン単結晶ウェーハの場合
に、ホウ素放出性を有するＨＥＰＡフィルタを用いる。
ホウ素が吸着しても、ホウ素がＮ型シリコン単結晶ウェ
ーハ中のＮ型ドーパントとコンペンセイトするため抵抗
率の低下を防ぐことができる；
【０００８】
【発明が解決しようとする課題】しかしながら、上記１
の方法はホウ素フリーのフィルタシステムが高価であ
り、経済性に劣る。他方、２の方法は、Ｎ型のベースウ
ェーハを用いる場合には適用できても、Ｐ型のベースウ
ェーハを用いる場合には当然適用することができない。
例えば、上記の公報の段落０１５０にも、ＨＥＰＡフィ
ルタの使用は高抵抗のＰ型ウェーハには適用し難い旨が
記載されている。また、Ｎ型ドーパントとフィルターか
らの吸着ホウ素濃度のバランスが適切でないと抵抗率が
低下してしまう場合もある。
【０００９】本発明の課題は、導電型を問わず高抵抗率
のシリコン単結晶基板をベースウェーハとして用い、か
つホウ素が存在する雰囲気中において貼り合わせ処理を
行っても、ベースウェーハの抵抗率が低下し難いＳＯＩ
ウェーハの製造方法と、該方法により製造可能であり、
貼り合せ時に取り込まれるホウ素を特有の位置に局在化
させることによりベースウェーハの高抵抗率を維持し、
ＳＯＩ層の電気特性をも良好に保つことができ、ひいて
は高周波特性の良好なＳＯＩウェーハを提供することに
ある。
【００１０】
【発明が解決しようとする課題】上記課題を解決するた
めに、本発明のＳＯＩウェーハの製造方法は、第一のシ
リコン単結晶基板と第二のシリコン単結晶基板の各主表
面にシリコン酸化膜を形成し、該シリコン酸化膜を介し
て第一及び第二のシリコン単結晶基板の主表面同士を密
着させる工程を含む貼り合わせ工程と、第一のシリコン
単結晶基板の厚みを減じてＳＯＩ層となす減厚工程とを
有し、第二のシリコン単結晶基板として、基板内部の抵
抗率が１００Ω・ｃｍ以上のシリコン単結晶基板を用
い、かつ、貼り合わせ工程における主表面同士を密着さ
せる工程を、ホウ素放出性フィルターを通して供給され
た清浄空気からなる雰囲気中にて行うことを特徴とす
る。
【００１１】上記本発明においては、第二のシリコン単
結晶基板（ベースウェーハに相当する）として、抵抗率
１００Ω・ｃｍの高抵抗率のものを用い、それを密着さ
せる雰囲気として、通常のクリーンルーム内に見られる
様な、エアフィルターに起因するホウ素が高濃度に存在
する雰囲気を敢えて採用する。該雰囲気は、ホウ素放出
性フィルタ（例えば、特開平１０−１６５７３０号公報
あるいは特開平８−２４５５１号公報により公知のＨＥ
ＰＡフィルタ）を通して供給された清浄空気により形成
されるものである。そして、第二のシリコン単結晶基板
と、第一のシリコン単結晶基板（ボンドウェーハに相当
する）との両方にシリコン酸化膜を形成し、その酸化膜
同士を貼り合わせる形態とした。
【００１２】また、本発明のＳＯＩウェーハは、シリコ
ン単結晶基板と、該シリコン単結晶基板の主表面上に形
成されたシリコン酸化膜と、該シリコン酸化膜上に形成
されたシリコン単結晶からなるＳＯＩ層とを有し、前記
シリコン単結晶基板は基板抵抗率が１００Ω・ｃｍ以上
のシリコン単結晶基板であるとともに、該シリコン酸化
膜において厚さ方向のホウ素濃度分布を測定したとき、
膜厚さ方向の中央よりシリコン単結晶基板寄りの位置に
ホウ素濃度が最大となる位置が存在することを特徴とす
る。
【００１３】上記本発明のＳＯＩウェーハの製造方法に
よると、貼り合わせ界面はシリコン酸化膜中に形成され
る。つまり、貼り合わせ雰囲気中に存在するホウ素がシ
リコン酸化膜（埋め込み酸化膜）中に閉じ込められる形
態となる。シリコン酸化膜中におけるホウ素の拡散係数
は小さいので、酸化膜同士の結合強度を高める高温熱処
理を行っても、ＳＯＩ層及びシリコン単結晶基板（ベー
スウェーハ）へのホウ素の拡散を抑制することができ
る。
【００１４】この場合、ベースウェーハに形成される酸
化膜の厚さを、ボンドウェーハに形成する酸化膜の厚さ
よりも薄く形成することが好ましい。このように両ウェ
ーハの酸化膜厚を設定して貼り合わせＳＯＩウェーハを
作製すれば、貼り合せ界面は埋め込み酸化膜の深さ方向
の中央よりベースウェーハよりに形成される。これによ
り、ＳＯＩウェーハのデバイス特性をより安定なものと
することができる。以下にその理由を説明する。
【００１５】ＳＯＩウェーハの高周波特性の劣化を防ぐ
ためには、前述のようにベースウェーハの高抵抗率を低
下させないことが必要である。そこで、雰囲気中のホウ
素を酸化膜中に閉じ込めるべく、本発明の酸化膜同士の
貼り合わせが有効となる。しかしながら、貼り合わせを
行う雰囲気中のホウ素の濃度や、結合熱処理、デバイス
作製熱処理、あるいは、デバイスとして要求される埋め
込み酸化膜の厚さ等の条件次第では、貼り合わせ界面に
閉じ込められたホウ素が酸化膜中を拡散して、ＳＯＩ層
中やベースウェーハ中に拡散する場合も考えられる。
【００１６】このように、酸化膜を通過して拡散するホ
ウ素濃度は、貼り合わせ界面付近に存在するホウ素濃度
に比べればわずかな濃度であるが、それが、例えば厚さ
１μｍ以下の薄膜ＳＯＩ層中に拡散した場合、薄膜ＳＯ
Ｉ層中に元々存在するドーパントの絶対量は極めて少な
いので影響を受けやすい。また、例えば、０．１μｍ以
下といった薄い埋め込み酸化膜厚が要求される場合、埋
め込み酸化膜を薄くすればするほど貼り合わせ界面はＳ
ＯＩ層に近づくことになるが、ミクロに見た場合の貼り
合せ界面には、化学結合が不完全な部分が存在し、それ
に起因する固定電荷がデバイス形成領域となるＳＯＩ層
に悪影響を及ぼす可能性もある。これらを考慮すると、
貼り合わせ界面はベースウェーハ寄りの埋め込み酸化膜
中に形成することが好ましい。
【００１７】一方、酸化膜を通過して拡散するわずかな
ホウ素がベースウェーハに取り込まれても、ベースウェ
ーハの厚さを考慮すれば高抵抗率であってもドーパント
濃度の絶対値は比較的大きいので、ベースウェーハ全体
としての抵抗率の上昇、すなわち、高周波特性の劣化は
極めて小さいものになる。また、埋め込み酸化膜中の固
定電荷は、デバイスの活性層とならないベースウェーハ
には影響を与えない。
【００１８】以上のように、酸化膜を拡散して通過した
ホウ素や、貼り合わせ界面の固定電荷などがＳＯＩ層に
及ぼす影響を考慮すると、ボンドウェーハに形成する酸
化膜としては０．１μｍ以上形成することが好ましい。
また、２μｍを超える厚さの酸化膜を、通常用いられる
常圧熱酸化で形成するためには、かなり長時間の熱処理
時間が必要とされるため実用的ではない。
【００１９】本発明のＳＯＩウェーハは、ホウ素拡散に
よるシリコン単結晶基板の抵抗率の低下が効果的に抑え
られ、高周波用デバイスに好適に使用できるものとな
る。また、ホウ素フリーフィルタシステムのような高価
な設備を用いる必要がなくなるので経済的である。
【００２０】なお、本発明の製造方法にて使用される第
二のシリコン単結晶基板（貼り合わせ後のＳＯＩウェー
ハにおいては、シリコン単結晶基板となる）は、高周波
特性確保のため、抵抗率が１００Ω・ｃｍ以上、望まし
くは５００Ω・ｃｍ以上、さらに望ましくは１０００Ω
・ｃｍ以上のものが採用される。
【００２１】本発明の製造方法の貼り合わせ工程は、強
固な貼り合わせ結合状態を得るために、１１５０〜１３
００℃の温度範囲にて行なわれる熱処理工程を含むもの
とすることができる。酸化膜同士の貼り合せの場合１１
００℃以下の熱処理では、十分な結合強度を得ることが
できない場合がある。すなわち、１１００℃以上の熱処
理では、引っ張り試験などによる機械的な結合強度は得
られる場合であっても、フッ酸を含む水溶液中に浸漬し
て貼り合わせ界面の侵食状況を調査するような化学的な
結合強度を調査する試験を行うと、十分な強度が得られ
ない場合がある。一方、１１５０℃以上の熱処理、好ま
しくは１２００℃以上の熱処理によれば、機械的な結合
強度はもちろん、化学的は結合強度も十分に得られる。
また、熱処理温度が１３００℃を超えるとスリップ転位
が発生しやすくなり、かつ、熱処理炉の耐久性や金属汚
染等に問題が発生しやすいので適切ではなく、実用上は
１２５０℃以下が好ましい。
【００２２】
【発明の実施の形態】以下に本発明の実施の形態につい
て述べる。図１は本発明に係るＳＯＩウェーハの製造方
法を概略的に説明するものである。まず、図１（ａ）の
ように第一のシリコン単結晶基板としてのボンドウェー
ハ１と、第二のシリコン単結晶基板としてのベースウェ
ーハ２との各主表面１ａ，２ａにシリコン酸化膜３’，
３’’を形成する。このシリコン酸化膜の形成は、例え
ば、ウェット酸化により形成することができるが、ＣＶ
Ｄ（Chemical VaporDeposition）等の方法を採用するこ
とも可能である。ボンドウェーハ１のシリコン酸化膜
３’は０．１〜２μｍ膜厚となるように調節し、ベース
ウェーハのシリコン酸化膜３’’は、ボンドウェーハ１
のシリコン酸化膜３’よりも薄く形成することが好まし
い。なお、ベースウェーハ２としては高抵抗率（具体的
には１００Ω・ｃｍ以上）のシリコン単結晶基板を用い
る。ボンドウェーハ１については特に制限されるもので
はないが、通常抵抗率（１〜２０Ω・ｃｍ程度）のもの
を用いるのが一般的である。
【００２３】次に、ボンドウェーハ１及びベースウェー
ハ２の少なくともシリコン酸化膜３’，３’’が形成さ
れている面を洗浄液にて洗浄した後、図１（ｂ）に示す
ようにシリコン酸化膜３’、３’’の形成側にて室温程
度の温度下で密着させ、熱処理炉中にて１１５０〜１３
００℃にて熱処理することにより強固に結合する。この
貼り合わせ工程は、例えば、図２のようなクリーンルー
ム２０内に設置されたクリーンベンチ２１内て行う。該
クリーンルーム２０内及びクリーンベンチ２１内は、例
えば、ＨＥＰＡフィルター等のホウ素放出性フィルター
２２を通じて清浄空気が供給されるものである。この様
なクリーンルーム２０内又はクリーンベンチ２１内にシ
リコンウェーハを放置したときにウェーハ表面に堆積す
るホウ素濃度の飽和値は、１０１２〜１０１３atoms／
ｃｍ２程度が一般的である。
【００２４】熱処理により、シリコン酸化膜３’，
３’’が一体化し、図１（ｃ）のように該一体化したシ
リコン酸化膜３を介してボンドウェーハ１とベースウェ
ーハ２とが強固に結合する。なお、シリコン酸化膜３の
内部に貼り合わせ界面４が形成される。次に、デバイス
を形成するのに十分な厚さの領域が残るように、図１
（ｃ）の減厚予定面５までボンドウェーハ１の膜厚を減
少させる減厚工程を行う。該減厚工程を行うことによ
り、図１（ｄ）に示すような所望の膜厚のＳＯＩ層６が
形成されることとなる。ボンドウェーハ２の膜厚を減少
させる減厚工程には様々な種類のものがあり、本発明に
おいて特に制限されるものではない。例えば、ボンドウ
ェーハ２をシリコン酸化膜３が形成されている面とは反
対の面から研削及び研磨することにより膜厚を減少する
方法がある（以下、該方法を研磨法ともいう）。また、
研磨後のＳＯＩ層をさらに薄膜化するためＰＡＣＥ（Pl
asma Assisted Chemical Etcing）法と呼ばれる気相エ
ッチング等が採用される。通常はこれらの方法を組み合
わせて減厚予定面５まで減厚させる。
【００２５】上記研磨法以外の方法としては、いわゆる
スマートカット法（登録商標）を採用することができ
る。該方法は、貼り合わせ前にボンドウェーハ１に水素
やヘリウム等の軽元素イオンを注入し、酸化膜を介して
ベースウェーハ２と密着させた後熱処理する。すると、
ボンドウェーハ１の軽元素イオンを注入した部分が剥離
し、デバイス形成領域となる所望の厚さのＳＯＩ層６が
得られることとなる。このスマートカット法によれば、
熱処理により剥離されたボンドウェーハ１の他片は、新
たなボンドウェーハやベースウェーハ等として再利用で
きるというメリットがある。なお、軽元素イオンのボン
ドウェーハ１への侵入深さが０．１〜１μｍ程度と少な
いため、薄いＳＯＩ層を得るには効果的であるが、厚膜
（例えば１μｍ以上）のＳＯＩ層を得るのは困難であ
る。
【００２６】また、最近では注入されるイオンを励起し
てプラズマ状態で注入することにより、特別な熱処理を
行なわずに室温程度で剥離を行う方法も開発されている
ので、本発明においてこの方法を用いる場合には剥離熱
処理は不要となる。
【００２７】以上のような工程により図１（ｄ）のよう
な本発明のＳＯＩウェーハ１０が得られる。このように
製造されたＳＯＩウェーハ１０においては、図３に示す
ようにシリコン酸化膜３の膜厚さ方向の中間位置（本実
施例においては中央よりベースウェーハ寄りの位置）に
ホウ素濃度が最大となる位置が存在するものとなる。こ
れは、図５に示すように貼り合わせ工程前にシリコン酸
化膜３の表面にホウ素が付着し、その状態で貼り合わせ
工程が行われるためホウ素Ｂがシリコン酸化膜中に取り
込まれるからである。ホウ素濃度は、貼り合わせ界面４
近傍において最大となる。また、ホウ素濃度が最大とな
る位置は、ボンドウェーハ１に形成されたシリコン酸化
膜３’とベースウェーハ２に形成されたシリコン酸化膜
３’’との膜厚の関係に依存して変化する。ボンドウェ
ーハ１側のシリコン酸化膜３’の膜厚とベースウェーハ
２側のシリコン酸化膜３’’の膜厚とがほとんど同じで
ある場合、貼り合わせ界面４は結合後のシリコン酸化膜
３の略中央に形成されるため、ホウ素濃度の最大位置も
シリコン酸化膜３の略中央になる。
【００２８】
【実施例】本発明の効果を調べるために次の実験を行っ
た。 （実施例、比較例）ＭＣＺ法（magnetic field applied
CZ法）により引き上げられたシリコン単結晶からボン
ドウェーハ及びベースウェーハとなるシリコン単結晶基
板を用意した。ボンドウェーハとしては、直径２００ｍ
ｍ、抵抗率１０Ω・ｃｍ、格子間酸素濃度１２ｐｐｍａ
（ＪＥＩＤＡ（日本電子工業振興協会）規格）、厚さ７
２５μｍ、結晶方位〈１００〉のＰ型シリコン単結晶基
板を用い、ベースウェーハとしては、直径２００ｍｍ、
抵抗率１２００Ω・ｃｍ、格子間酸素濃度６ｐｐｍａ
（ＪＥＩＤＡ規格）、厚さ７２５μｍ、結晶方位〈１０
０〉のＰ型シリコン単結晶基板を用いた。
【００２９】上記のようなベースウェーハ及びボンドウ
ェーハの各主表面に以下の方法によりシリコン酸化膜を
形成した。すなわち、ボンドウェーハにおいては、１０
５０℃、１２０分の熱処理条件のウェット酸化により膜
厚０．５μｍのシリコン酸化膜を形成する。また、ベー
スウェーハにおいては、８００℃、１００分の熱処理条
件のウェット酸化にて０．１μｍのシリコン酸化膜を形
成する。
【００３０】上記のようにシリコン酸化膜を形成したボ
ンドウェーハにイオン打ち込み法により水素イオンを注
入した。水素イオンの注入エネルギーは４６ｋｅＶ、注
入線量は８×１０１６／ｃｍ２とした。次に、上記ボン
ドウェーハと、ベースウェーハとをＳＣ−１洗浄後、Ｈ
ＥＰＡフィルターにより清浄化されたクリーンルーム内
のクリーンベンチ内にて室温で重ね合わせて密着させ
た。このクリーンベンチ内にシリコンウェーハを放置し
た場合の放置時間とウェーハ表面に堆積したホウ素濃度
（ボロン面密度）との関係は図４の通りであり、本実験
における放置時間は６０分とした。
【００３１】次に、上記のように重ね合わせたウェーハ
を、５００℃にて３０分熱処理することにより貼り合わ
せるとともに、ボンドウェーハを水素イオン注入層で剥
離させ、膜厚約０．３±０．００５μｍのＳＯＩ層を形
成した。そして、ＳＯＩ層が形成された基板に対して、
その貼り合せ界面の結合強度を高めるために１２００
℃、６０分の熱処理条件にて熱処理し、ＳＯＩウェーハ
を得た（実施例）。他方、比較例として、酸化膜の形成
をボンドウェーハにのみ行い、その膜厚を０．６μｍと
した以外は実施例と同一の条件で作製したＳＯＩウェー
ハも用意した。
【００３２】以上のように製造した実施例と比較例のＳ
ＯＩウェーハのＳＯＩ層をアルカリエッチングで除去
し、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）に
より埋め込み酸化膜の表面から断面厚さ方向のホウ素濃
度分布を測定した。これにより、実施例の埋め込み酸化
膜中のホウ素濃度は表面から約０．５μｍの位置、すな
わち、貼り合わせ界面付近において最大となることを確
認した。一方、比較例の埋め込み酸化膜中のホウ素濃度
は結合界面近傍で若干の増加が見られただけであり、他
の領域は検出下限以下であった。さらに、埋め込み酸化
膜をＨＦ水溶液により除去した後、ベースウェーハ表面
よりＳＩＭＳにより深さ方向のホウ素濃度分布を測定し
た。結果を図６に示す。比較例のＳＯＩウェーハにおい
ては、ベースウェーハの表層領域において、ホウ素濃度
が増加している（すなわち抵抗率が低下している）が、
実施例のＳＯＩウェーハにおいては、表層領域のホウ素
濃度はほとんど変化していないことがわかる。
【図面の簡単な説明】
【図１】本発明によるＳＯＩウェーハの製造工程を説明
した図。
【図２】本発明のＳＯＩウェーハの製造方法において貼
り合わせ工程を行うクリーンルームの概略図。
【図３】本発明のＳＯＩウェーハとシリコン酸化膜中の
深さ方向におけるホウ素濃度分布を示す図。
【図４】ウェーハ放置時間とウェーハ表面に堆積するホ
ウ素濃度（ボロン面密度）との関係を示す図。
【図５】本発明の方法によりホウ素がシリコン酸化膜中
に取り込まれる過程を説明した図。
【図６】実施例及び比較例におけるホウ素濃度の測定結
果を示す図。
【符号の説明】
１ ボンドウェーハ（第一のシリコン単結晶基板） ２ ベースウェーハ（第二のシリコン単結晶基板） ３ シリコン酸化膜（埋め込み酸化膜） ３’、３’’ シリコン酸化膜 １ａ ボンドウェーハの主表面 ２ａ ベースウェーハの主表面 Ｂ ホウ素 １０ ＳＯＩウェーハ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第一のシリコン単結晶基板と第二のシリ
    コン単結晶基板の各主表面にシリコン酸化膜を形成し、
    該シリコン酸化膜を介して前記第一及び第二シリコン単
    結晶基板の前記主表面同士を密着させる工程を含む貼り
    合わせ工程と、前記第一のシリコン単結晶基板の厚みを
    減じてＳＯＩ層となす減厚工程とを有し、 前記第二のシリコン単結晶基板として、基板の抵抗率が
    １００Ω・ｃｍ以上のシリコン単結晶基板を用い、か
    つ、 前記貼り合わせ工程における主表面同士を密着させる工
    程を、ホウ素放出性フィルターを通して供給された清浄
    空気からなる雰囲気中にて行うことを特徴とするＳＯＩ
    ウェーハの製造方法。
  2. 【請求項２】 前記第二のシリコン単結晶基板の主表面
    に形成するシリコン酸化膜の厚さを、前記第一のシリコ
    ン単結晶基板の主表面に形成するシリコン酸化膜の厚さ
    よりも薄く形成することを特徴とする請求項１に記載の
    ＳＯＩウェーハの製造方法。
  3. 【請求項３】 前記第一のシリコン単結晶基板の各主表
    面に形成するシリコン酸化膜の厚さを０．１〜２μｍと
    することを特徴とする請求項１又は２に記載のＳＯＩウ
    ェーハの製造方法。
  4. 【請求項４】 前記貼り合わせ工程は、１１５０〜１２
    ５０℃の温度範囲にて行なわれる熱処理工程を含むこと
    を特徴とする請求項１ないし３のいずれかに記載のＳＯ
    Ｉウェーハの製造方法。
  5. 【請求項５】 シリコン単結晶基板と、該シリコン単結
    晶基板の主表面上に形成されたシリコン酸化膜と、該シ
    リコン酸化膜上に形成されたシリコン単結晶からなるＳ
    ＯＩ層とを有し、 前記シリコン単結晶基板は基板の抵抗率が１００Ω・ｃ
    ｍ以上のシリコン単結晶基板であるとともに、 前記シリコン酸化膜において厚さ方向のホウ素濃度分布
    を測定したとき、膜厚さ方向の中央よりシリコン単結晶
    基板寄りの位置にホウ素濃度が最大となる位置が存在す
    ることを特徴とするＳＯＩウェーハ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004343359A (ja) * 2003-05-14 2004-12-02 Fujitsu Media Device Kk 弾性表面波素子の製造方法
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板
US7274129B2 (en) 2003-04-08 2007-09-25 Fujitsu Media Devices Limited Surface acoustic wave device and method of fabricating the same
WO2018135163A1 (ja) * 2017-01-18 2018-07-26 信越化学工業株式会社 複合基板および複合基板の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362075B1 (en) * 1999-06-30 2002-03-26 Harris Corporation Method for making a diffused back-side layer on a bonded-wafer with a thick bond oxide
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
US7122442B2 (en) * 2004-07-22 2006-10-17 Texas Instruments Incorporated Method and system for dopant containment
DE102004060363B4 (de) * 2004-12-15 2010-12-16 Austriamicrosystems Ag Halbleitersubstrat mit pn-Übergang und Verfahren zur Herstellung
JP2007059704A (ja) 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
US7781309B2 (en) * 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
JP2007273919A (ja) * 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
KR100741856B1 (ko) * 2006-04-24 2007-07-24 삼성전자주식회사 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판
US7629649B2 (en) * 2006-05-09 2009-12-08 Atmel Corporation Method and materials to control doping profile in integrated circuit substrate material
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
JP5623068B2 (ja) * 2009-12-07 2014-11-12 キヤノン株式会社 固体撮像装置の製造方法
CN102315096A (zh) * 2011-08-19 2012-01-11 上海新傲科技股份有限公司 多层半导体衬底的制备方法
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
JPH06244389A (ja) 1992-12-25 1994-09-02 Canon Inc 半導体基板の作製方法及び該方法により作製された半導体基板
JPH07153808A (ja) 1993-09-24 1995-06-16 Shin Etsu Handotai Co Ltd 結合型基板の結合界面のボロン評価方法
JPH0824551A (ja) 1994-07-13 1996-01-30 Ebara Corp フィルタ装置
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
JPH0945882A (ja) 1995-07-28 1997-02-14 Toshiba Corp 半導体基板及びその製造方法
JPH10165730A (ja) 1996-12-16 1998-06-23 Takasago Thermal Eng Co Ltd ガス状不純物吸着フィルタ
JP2000100676A (ja) 1998-07-23 2000-04-07 Canon Inc 半導体基板とその作製方法
TW444266B (en) * 1998-07-23 2001-07-01 Canon Kk Semiconductor substrate and method of producing same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7274129B2 (en) 2003-04-08 2007-09-25 Fujitsu Media Devices Limited Surface acoustic wave device and method of fabricating the same
JP2004343359A (ja) * 2003-05-14 2004-12-02 Fujitsu Media Device Kk 弾性表面波素子の製造方法
US7331092B2 (en) 2003-05-14 2008-02-19 Fujitsu Media Devices Limited Method and manufacturing surface acoustic wave device
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板
WO2018135163A1 (ja) * 2017-01-18 2018-07-26 信越化学工業株式会社 複合基板および複合基板の製造方法
JP2018117030A (ja) * 2017-01-18 2018-07-26 信越化学工業株式会社 複合基板および複合基板の製造方法
KR20190100285A (ko) * 2017-01-18 2019-08-28 신에쓰 가가꾸 고교 가부시끼가이샤 복합 기판 및 복합 기판의 제조 방법
KR102578946B1 (ko) * 2017-01-18 2023-09-14 신에쓰 가가꾸 고교 가부시끼가이샤 복합 기판 및 복합 기판의 제조 방법
US11804818B2 (en) 2017-01-18 2023-10-31 Shin-Etsu Chemical Co., Ltd. Method of manufacturing composite substrate
TWI829629B (zh) * 2017-01-18 2024-01-21 日商信越化學工業股份有限公司 複合基板及複合基板的製造方法

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Publication number Publication date
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US6784494B2 (en) 2004-08-31
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