JPH09260619A - Ｓｏｉ基板及びその製造方法 - Google Patents
Ｓｏｉ基板及びその製造方法Info
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- JPH09260619A JPH09260619A JP8066027A JP6602796A JPH09260619A JP H09260619 A JPH09260619 A JP H09260619A JP 8066027 A JP8066027 A JP 8066027A JP 6602796 A JP6602796 A JP 6602796A JP H09260619 A JPH09260619 A JP H09260619A
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- layer
- soi substrate
- soi
- oxygen concentration
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Abstract
(57)【要約】
【目的】ＳＯＩ層に結晶欠陥の無い、製造コストの安い
ＳＯＩ基板を提供すること。 【構成】第１の半導体ウエーハ１と第２の半導体ウエー
ハ２を接着して形成されるＳＯＩ基板の製造方法におい
て、第１の半導体ウエーハ１は、少なくとも、主面側に
格子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下の
層を備えるとともに主面が鏡面であり、且つ、第２の半
導体ウエーハ２は、少なくとも主面が鏡面であり、第１
及び第２の半導体ウエーハ１，２のうち、少なくとも一
方の半導体ウエーハの主面に酸化膜を形成した後、双方
の主面同士を密着するとともに熱処理して接着する工程
と、第１の半導体ウエーハ１の裏面側より薄膜化し、前
記格子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下
の層だけを残して、その面を鏡面化する工程と、を備え
た構成のＳＯＩ基板の製造方法及び、これにより製造さ
れるＳＯＩ基板。
ＳＯＩ基板を提供すること。 【構成】第１の半導体ウエーハ１と第２の半導体ウエー
ハ２を接着して形成されるＳＯＩ基板の製造方法におい
て、第１の半導体ウエーハ１は、少なくとも、主面側に
格子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下の
層を備えるとともに主面が鏡面であり、且つ、第２の半
導体ウエーハ２は、少なくとも主面が鏡面であり、第１
及び第２の半導体ウエーハ１，２のうち、少なくとも一
方の半導体ウエーハの主面に酸化膜を形成した後、双方
の主面同士を密着するとともに熱処理して接着する工程
と、第１の半導体ウエーハ１の裏面側より薄膜化し、前
記格子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下
の層だけを残して、その面を鏡面化する工程と、を備え
た構成のＳＯＩ基板の製造方法及び、これにより製造さ
れるＳＯＩ基板。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造を持つ
半導体基板とその製造方法に関する。
半導体基板とその製造方法に関する。
【０００２】
【従来の技術】従来、第１の半導体ウエーハと第２の半
導体ウエーハとの間に誘電体層を介在させて接着して形
成されるＳＯＩ（Silicon On Insulator）基板が知られ
ている。
導体ウエーハとの間に誘電体層を介在させて接着して形
成されるＳＯＩ（Silicon On Insulator）基板が知られ
ている。
【０００３】この種の半導体基板の製造方法は、以下の
通りである。すなわち、第１の半導体ウエーハと第２の
半導体ウエーハのうち、少なくとも一方に誘電体層とな
る酸化膜（ＳｉＯ2）を形成しておき、前記２枚の半導
体ウエーハを密着させ熱処置を施して、接着ウエーハを
形成する。
通りである。すなわち、第１の半導体ウエーハと第２の
半導体ウエーハのうち、少なくとも一方に誘電体層とな
る酸化膜（ＳｉＯ2）を形成しておき、前記２枚の半導
体ウエーハを密着させ熱処置を施して、接着ウエーハを
形成する。
【０００４】その後、ウエーハの鏡面加工時に発生した
ダレにより生じる接着ウエーハ周辺の未接着部分を研削
及びエッチングにより除去し、デバイス形成層となる層
を所望の厚みになるように研削した後、仕上げとして鏡
面研磨後、ＳＯＩ基板とする。
ダレにより生じる接着ウエーハ周辺の未接着部分を研削
及びエッチングにより除去し、デバイス形成層となる層
を所望の厚みになるように研削した後、仕上げとして鏡
面研磨後、ＳＯＩ基板とする。
【０００５】このような従来の接着法によるＳＯＩ基板
は、例えば、図３（１）〜（５）に示すような順序で形
成される。
は、例えば、図３（１）〜（５）に示すような順序で形
成される。
【０００６】まず、図３（１）に示すように、２枚のシ
リコンウエーハ１，２を準備する。
リコンウエーハ１，２を準備する。
【０００７】次に、図３（２）に示すように、シリコン
ウエーハ１の表面に誘電体層となる酸化膜５を形成す
る。その後シリコンウエーハ１とシリコンウエーハ２の
双方の接着表面の清浄化処理を行い、図３（３）に示す
ように、シリコンウエーハ１，２を室温で密着する。そ
の後、温度８００℃以上で熱処理することにより接着強
度を増す。
ウエーハ１の表面に誘電体層となる酸化膜５を形成す
る。その後シリコンウエーハ１とシリコンウエーハ２の
双方の接着表面の清浄化処理を行い、図３（３）に示す
ように、シリコンウエーハ１，２を室温で密着する。そ
の後、温度８００℃以上で熱処理することにより接着強
度を増す。
【０００８】次に、図には示していないが、シリコンウ
エーハ１，２には研磨時に、ウエーハ周辺にダレが発生
しており、そのまま双方を接着すると未接着部が生じ
る。この未接着部は、接着ウエーハを洗浄又は研磨する
際、前記未接着部分が剥がれて飛散すると発塵源とな
り、ウエーハ表面がパーティクルで汚染されたり、その
一部が表面に付着して加工時に傷つけられたりする。そ
こで、シリコンウエーハ１の未接着部を幅３ｍｍ程度研
削し、エッチングによって除去する。９はエッチング後
の研削部である。
エーハ１，２には研磨時に、ウエーハ周辺にダレが発生
しており、そのまま双方を接着すると未接着部が生じ
る。この未接着部は、接着ウエーハを洗浄又は研磨する
際、前記未接着部分が剥がれて飛散すると発塵源とな
り、ウエーハ表面がパーティクルで汚染されたり、その
一部が表面に付着して加工時に傷つけられたりする。そ
こで、シリコンウエーハ１の未接着部を幅３ｍｍ程度研
削し、エッチングによって除去する。９はエッチング後
の研削部である。
【０００９】その後、図３（４）に示すように、シリコ
ンウエーハ１を裏面より研削し、ＳＯＩ層を所望の厚み
になるように研磨を行う。これにより、活性層厚が２μ
ｍ以上で均一性が±１μｍ程度の厚・薄膜ＳＯＩ基板が
形成される。
ンウエーハ１を裏面より研削し、ＳＯＩ層を所望の厚み
になるように研磨を行う。これにより、活性層厚が２μ
ｍ以上で均一性が±１μｍ程度の厚・薄膜ＳＯＩ基板が
形成される。
【００１０】この最後に、図３（５）に示すように、月
刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９９
４．４号に記載されているＰＡＣＥ（Plasma-Assisted
Chemical Etching）加工を行い、その後、加工表面に残
るエッチング残査除去及び表面粗さ低減のためにタッチ
ポリッシュ（ポリッシュ量は数１０オングストローム〜
数１００オングストローム）を行い、ＳＯＩ層厚が０．
１μｍ程度で公差が±１０％である超薄膜ＳＯＩ基板を
形成する。
刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９９
４．４号に記載されているＰＡＣＥ（Plasma-Assisted
Chemical Etching）加工を行い、その後、加工表面に残
るエッチング残査除去及び表面粗さ低減のためにタッチ
ポリッシュ（ポリッシュ量は数１０オングストローム〜
数１００オングストローム）を行い、ＳＯＩ層厚が０．
１μｍ程度で公差が±１０％である超薄膜ＳＯＩ基板を
形成する。
【００１１】
【発明が解決しようとする課題】前記従来の製造方法に
より製造された厚・薄膜ＳＯＩ基板のＳＯＩ層を選択エ
ッチングによって結晶欠陥評価を行うと、ＯＳＦや酸素
析出物の結晶欠陥が観察される。ＯＳＦは、酸化膜形成
時に、シリコンウエーハ１にＯＳＦ核が存在すると、酸
化によってシリコン原子が放出されて成長する。また、
酸素析出物は、シリコンウエーハ１に酸素析出核が存在
すると酸化熱処理及び貼り合わせ熱処理過程で形成され
る。そのため、一般にシリコンウエーハ１には、低酸素
の半導体ウエーハが使用される傾向にある（特開平７−
１６９９２５号）。
より製造された厚・薄膜ＳＯＩ基板のＳＯＩ層を選択エ
ッチングによって結晶欠陥評価を行うと、ＯＳＦや酸素
析出物の結晶欠陥が観察される。ＯＳＦは、酸化膜形成
時に、シリコンウエーハ１にＯＳＦ核が存在すると、酸
化によってシリコン原子が放出されて成長する。また、
酸素析出物は、シリコンウエーハ１に酸素析出核が存在
すると酸化熱処理及び貼り合わせ熱処理過程で形成され
る。そのため、一般にシリコンウエーハ１には、低酸素
の半導体ウエーハが使用される傾向にある（特開平７−
１６９９２５号）。
【００１２】しかし、低酸素の半導体ウエーハを使用し
て製造された厚・薄膜ＳＯＩ基板でも、１０００℃、１
６時間、酸化性雰囲気中で熱処理後、酸化膜を除去しＳ
ＯＩ層をライトエッチングによって結晶欠陥評価を行う
と、数１０／ｃｍ2レベルの結晶欠陥が検出され、結晶
欠陥フリーを達成することはできなかった。更に、ＳＯ
Ｉ層の結晶欠陥低減には、ＣＺ法でのシリコン単結晶引
き上げ段階で存在するＯＳＦ核、酸素析出核及び酸素析
出物等を、更に低減する必要がある。しかし、それらの
結晶欠陥低減をＣＺ法でのシリコン単結晶引き上げ段階
で達成しようとすると、結晶引き上げ条件を制約してし
まうため、かなり高価なシリコンウエーハになるという
欠点がある。また、ＣＺ法でのシリコン単結晶引き上げ
段階で完全には結晶欠陥をフリーにすることは困難であ
る。
て製造された厚・薄膜ＳＯＩ基板でも、１０００℃、１
６時間、酸化性雰囲気中で熱処理後、酸化膜を除去しＳ
ＯＩ層をライトエッチングによって結晶欠陥評価を行う
と、数１０／ｃｍ2レベルの結晶欠陥が検出され、結晶
欠陥フリーを達成することはできなかった。更に、ＳＯ
Ｉ層の結晶欠陥低減には、ＣＺ法でのシリコン単結晶引
き上げ段階で存在するＯＳＦ核、酸素析出核及び酸素析
出物等を、更に低減する必要がある。しかし、それらの
結晶欠陥低減をＣＺ法でのシリコン単結晶引き上げ段階
で達成しようとすると、結晶引き上げ条件を制約してし
まうため、かなり高価なシリコンウエーハになるという
欠点がある。また、ＣＺ法でのシリコン単結晶引き上げ
段階で完全には結晶欠陥をフリーにすることは困難であ
る。
【００１３】また、前記従来の製造方法により製造され
た超薄膜ＳＯＩ基板のＳＯＩ層を、図４に示すような評
価法によって結晶欠陥を評価すると、ＳＯＩ層に貫通ピ
ットが観察される。
た超薄膜ＳＯＩ基板のＳＯＩ層を、図４に示すような評
価法によって結晶欠陥を評価すると、ＳＯＩ層に貫通ピ
ットが観察される。
【００１４】すなわち、図４（１）は、前記図３（５）
に示される超薄膜ＳＯＩ基板であり、６は結晶欠陥であ
る。これを、希釈選択エッチング（例えば、体積比 ５
ｗｔ％Ｋ2Ｃｒ2Ｏ7：４８ｗｔ％ＨＦ：Ｈ2Ｏ＝１：２：
５ のエッチング液）で結晶欠陥を貫通（図４（２）参
照）させる。７は貫通ピットである。その後、２５ｗｔ
％のＨＦ液に浸漬することにより、貫通ピットを埋め込
み酸化膜に転写する。これにより貫通ピット８が顕在化
される。
に示される超薄膜ＳＯＩ基板であり、６は結晶欠陥であ
る。これを、希釈選択エッチング（例えば、体積比 ５
ｗｔ％Ｋ2Ｃｒ2Ｏ7：４８ｗｔ％ＨＦ：Ｈ2Ｏ＝１：２：
５ のエッチング液）で結晶欠陥を貫通（図４（２）参
照）させる。７は貫通ピットである。その後、２５ｗｔ
％のＨＦ液に浸漬することにより、貫通ピットを埋め込
み酸化膜に転写する。これにより貫通ピット８が顕在化
される。
【００１５】ＣＺ法で引き上げたシリコン単結晶をウエ
ーハに加工し、ＳＣ１洗浄を行うとＣＯＰ（Crystal or
iginated Particle）と呼ばれる、深さが０．１μｍ程
度のピットが検出される。これは、単結晶育成時に形成
された結晶欠陥に起因することが数多く報告されてい
る。
ーハに加工し、ＳＣ１洗浄を行うとＣＯＰ（Crystal or
iginated Particle）と呼ばれる、深さが０．１μｍ程
度のピットが検出される。これは、単結晶育成時に形成
された結晶欠陥に起因することが数多く報告されてい
る。
【００１６】前記貫通ピットは、この結晶欠陥が顕在化
したものと考えられる。しかし、通常ウエーハのＳＣ１
洗浄を繰り返しピットとして観察される量より多くのピ
ットが検出される。これは、プラズマエッチングの薄膜
過程において結晶欠陥が選択的にエッチングされ、ピッ
トとして残ったものの一部が前記評価により貫通ピット
になったとも考えられるが、一方、接合面側のＳＯＩ層
には、既に０．１μｍ程度の深さのＣＯＰが存在し、酸
化膜を形成した後も残存しているため、プラズマエッチ
ングでの薄膜過程で露出或いは、露出しないまでもＳＯ
Ｉ層中に存在しており、これが前記評価により貫通ピッ
トになったと考えられる。よって、超薄膜加工前の状態
でＳＣ１洗浄の繰り返しによりピットとなる結晶欠陥が
ないようにすることが必要である。しかし、現状では、
この結晶欠陥をＣＺ法でのシリコン単結晶引き上げ段階
でフリーにすることは困難である。
したものと考えられる。しかし、通常ウエーハのＳＣ１
洗浄を繰り返しピットとして観察される量より多くのピ
ットが検出される。これは、プラズマエッチングの薄膜
過程において結晶欠陥が選択的にエッチングされ、ピッ
トとして残ったものの一部が前記評価により貫通ピット
になったとも考えられるが、一方、接合面側のＳＯＩ層
には、既に０．１μｍ程度の深さのＣＯＰが存在し、酸
化膜を形成した後も残存しているため、プラズマエッチ
ングでの薄膜過程で露出或いは、露出しないまでもＳＯ
Ｉ層中に存在しており、これが前記評価により貫通ピッ
トになったと考えられる。よって、超薄膜加工前の状態
でＳＣ１洗浄の繰り返しによりピットとなる結晶欠陥が
ないようにすることが必要である。しかし、現状では、
この結晶欠陥をＣＺ法でのシリコン単結晶引き上げ段階
でフリーにすることは困難である。
【００１７】そこで、本発明は、熱処理又はエピタキシ
ャル成長した第１の半導体ウエーハを用いることによ
り、ＳＯＩ層に結晶欠陥のない、製造コストの安価なＳ
ＯＩ基板及びその製造方法を提供することを目的として
いる。
ャル成長した第１の半導体ウエーハを用いることによ
り、ＳＯＩ層に結晶欠陥のない、製造コストの安価なＳ
ＯＩ基板及びその製造方法を提供することを目的として
いる。
【００１８】
【課題を解決するための手段】本願第１請求項に記載し
た発明は、第１の半導体ウエーハと第２の半導体ウエー
ハを接着して形成されるＳＯＩ基板において、前記第１
の半導体ウエーハは、少なくとも、主面側に格子間酸素
濃度が１×１０18ａｔｏｍｓ／ｃｍ3（ｏｌｄ ＡＳＴ
Ｍ、以下同じ）以下の層を備えるとともに主面が鏡面で
あり、且つ、前記第２の半導体ウエーハは、少なくとも
主面が鏡面であり、 前記第１及び第２の半導体ウエー
ハのうち、少なくとも一方の半導体ウエーハの主面に酸
化膜が形成されて、双方の主面同士が密着されるととも
に熱処理されて接着されるものであって、ＳＯＩ層の格
子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下で且
つＳＯＩ層厚が５μｍ以下である構成のＳＯＩ基板であ
る。
た発明は、第１の半導体ウエーハと第２の半導体ウエー
ハを接着して形成されるＳＯＩ基板において、前記第１
の半導体ウエーハは、少なくとも、主面側に格子間酸素
濃度が１×１０18ａｔｏｍｓ／ｃｍ3（ｏｌｄ ＡＳＴ
Ｍ、以下同じ）以下の層を備えるとともに主面が鏡面で
あり、且つ、前記第２の半導体ウエーハは、少なくとも
主面が鏡面であり、 前記第１及び第２の半導体ウエー
ハのうち、少なくとも一方の半導体ウエーハの主面に酸
化膜が形成されて、双方の主面同士が密着されるととも
に熱処理されて接着されるものであって、ＳＯＩ層の格
子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下で且
つＳＯＩ層厚が５μｍ以下である構成のＳＯＩ基板であ
る。
【００１９】本願第２請求項に記載した発明は、第１の
半導体ウエーハと第２の半導体ウエーハを接着して形成
されるＳＯＩ基板の製造方法において、前記第１の半導
体ウエーハは、少なくとも、主面側に格子間酸素濃度が
１×１０18ａｔｏｍｓ／ｃｍ3以下の層を備えるととも
に主面が鏡面であり、且つ、前記第２の半導体ウエーハ
は、少なくとも主面が鏡面であり、前記第１及び第２の
半導体ウエーハのうち、少なくとも一方の半導体ウエー
ハの主面に酸化膜を形成した後、双方の主面同士を密着
するとともに熱処理して接着する工程と、前記第１の半
導体ウエーハの裏面側より薄膜化し、前記格子間酸素濃
度が１×１０18ａｔｏｍｓ／ｃｍ3以下の層だけを残し
て、その面を鏡面化する工程と、を備えた構成のＳＯＩ
基板の製造方法である。
半導体ウエーハと第２の半導体ウエーハを接着して形成
されるＳＯＩ基板の製造方法において、前記第１の半導
体ウエーハは、少なくとも、主面側に格子間酸素濃度が
１×１０18ａｔｏｍｓ／ｃｍ3以下の層を備えるととも
に主面が鏡面であり、且つ、前記第２の半導体ウエーハ
は、少なくとも主面が鏡面であり、前記第１及び第２の
半導体ウエーハのうち、少なくとも一方の半導体ウエー
ハの主面に酸化膜を形成した後、双方の主面同士を密着
するとともに熱処理して接着する工程と、前記第１の半
導体ウエーハの裏面側より薄膜化し、前記格子間酸素濃
度が１×１０18ａｔｏｍｓ／ｃｍ3以下の層だけを残し
て、その面を鏡面化する工程と、を備えた構成のＳＯＩ
基板の製造方法である。
【００２０】本願第３請求項に記載した発明は、前記第
２請求項の発明において、前記格子間酸素濃度が１×１
０18ａｔｏｍｓ／ｃｍ3以下の層は、８００℃以上の温
度でエピタキシャル成長によって形成される構成のＳＯ
Ｉ基板の製造方法である。
２請求項の発明において、前記格子間酸素濃度が１×１
０18ａｔｏｍｓ／ｃｍ3以下の層は、８００℃以上の温
度でエピタキシャル成長によって形成される構成のＳＯ
Ｉ基板の製造方法である。
【００２１】本願第４請求項に記載した発明は、前記第
２請求項の発明において、前記格子間酸素濃度が１×１
０18ａｔｏｍｓ／ｃｍ3以下の層は、還元性のあるガス
雰囲気中で８００℃以上の熱処理によって形成される構
成のＳＯＩ基板の製造方法である。
２請求項の発明において、前記格子間酸素濃度が１×１
０18ａｔｏｍｓ／ｃｍ3以下の層は、還元性のあるガス
雰囲気中で８００℃以上の熱処理によって形成される構
成のＳＯＩ基板の製造方法である。
【００２２】本願第５請求項に記載した発明は、前記第
２請求項の発明において、前記格子間酸素濃度が１×１
０18ａｔｏｍｓ／ｃｍ3以下の層は、不活性ガス雰囲気
の中で８００℃以上の熱処理によって形成される構成の
ＳＯＩ基板の製造方法である。
２請求項の発明において、前記格子間酸素濃度が１×１
０18ａｔｏｍｓ／ｃｍ3以下の層は、不活性ガス雰囲気
の中で８００℃以上の熱処理によって形成される構成の
ＳＯＩ基板の製造方法である。
【００２３】したがって、本発明によれば、第１の半導
体ウエーハに、エピタキシャル成長又は、還元性又は不
活性ガス雰囲気中で高温熱処理を行うことにより、ＣＺ
法でのシリコン単結晶引き上げで達成できる酸素濃度よ
り低い結晶欠陥の無い層をウエーハの表層として形成す
ることができ、その層をＳＯＩ層とすることにより、Ｓ
ＯＩ層に結晶欠陥の無いＳＯＩ基板を得ることができ
る。
体ウエーハに、エピタキシャル成長又は、還元性又は不
活性ガス雰囲気中で高温熱処理を行うことにより、ＣＺ
法でのシリコン単結晶引き上げで達成できる酸素濃度よ
り低い結晶欠陥の無い層をウエーハの表層として形成す
ることができ、その層をＳＯＩ層とすることにより、Ｓ
ＯＩ層に結晶欠陥の無いＳＯＩ基板を得ることができ
る。
【００２４】すなわち、エピタキシャル成長により、Ｃ
Ｚ法でのシリコン単結晶引き上げでは達成できない無欠
陥層を形成でき、この層をＳＯＩ層とすることで、結晶
欠陥の無いＳＯＩ基板が得られる。
Ｚ法でのシリコン単結晶引き上げでは達成できない無欠
陥層を形成でき、この層をＳＯＩ層とすることで、結晶
欠陥の無いＳＯＩ基板が得られる。
【００２５】また、第１の半導体ウエーハに還元性又は
不活性ガス雰囲気中で高温熱処理を行うことにより、第
１の半導体ウエーハの表層の結晶欠陥を成長させること
なく、酸素の外方拡散、還元作用によって結晶欠陥をシ
ュリンクさせ、消滅させることができる。その層をＳＯ
Ｉ層とすることで、結晶欠陥の無いＳＯＩ基板が得られ
る。
不活性ガス雰囲気中で高温熱処理を行うことにより、第
１の半導体ウエーハの表層の結晶欠陥を成長させること
なく、酸素の外方拡散、還元作用によって結晶欠陥をシ
ュリンクさせ、消滅させることができる。その層をＳＯ
Ｉ層とすることで、結晶欠陥の無いＳＯＩ基板が得られ
る。
【００２６】一般に、熱処理又はエピタキシャル成長を
行うとウエーハの製造コストが高くなるが、この理由
は、基板にプライム品を使用しているためである。貼り
合わせによるＳＯＩ基板製造においては、第１の半導体
ウエーハの極表層しか使用しないため、基板にはダミー
品レベルのウエーハが使用でき、新規に結晶を引き上げ
て加工したウエーハに比べ、安価な第１の半導体ウエー
ハを得ることができ、低コストなＳＯＩ基板の製造が可
能となる。ここで、ダミー品レベルとは、プライム品を
製造する過程で派生する不良品、例えば形状不良品（反
り、フラットネス等）、結晶欠陥不良品、裏面不良品、
厚み不良品等で貼り合わせによってボイドを発生しない
鏡面状態であるウエーハ、すなわち表面に異物の付着及
び局部的な凸凹の無いウエーハである。
行うとウエーハの製造コストが高くなるが、この理由
は、基板にプライム品を使用しているためである。貼り
合わせによるＳＯＩ基板製造においては、第１の半導体
ウエーハの極表層しか使用しないため、基板にはダミー
品レベルのウエーハが使用でき、新規に結晶を引き上げ
て加工したウエーハに比べ、安価な第１の半導体ウエー
ハを得ることができ、低コストなＳＯＩ基板の製造が可
能となる。ここで、ダミー品レベルとは、プライム品を
製造する過程で派生する不良品、例えば形状不良品（反
り、フラットネス等）、結晶欠陥不良品、裏面不良品、
厚み不良品等で貼り合わせによってボイドを発生しない
鏡面状態であるウエーハ、すなわち表面に異物の付着及
び局部的な凸凹の無いウエーハである。
【００２７】以上のように、本発明によれば、ＳＯＩ層
に結晶欠陥の無い、製造コストの安いＳＯＩ基板を提供
することができる。
に結晶欠陥の無い、製造コストの安いＳＯＩ基板を提供
することができる。
【００２８】
【発明の実施の形態】以下、本発明を具体例に基づいて
詳細に説明する。図１は本発明に係るＳＯＩ基板の製造
工程を示す断面図である。
詳細に説明する。図１は本発明に係るＳＯＩ基板の製造
工程を示す断面図である。
【００２９】まず、図１（１）に示すように、少なくと
も片面が鏡面研磨された第１の半導体ウエーハ１を準備
する。例えば、製造コストを安価にするために、結晶面
（１００）、Ｐ型、比抵抗５Ω・ｃｍの６インチのダミ
ー品レベルの半導体ウエーハを準備する。
も片面が鏡面研磨された第１の半導体ウエーハ１を準備
する。例えば、製造コストを安価にするために、結晶面
（１００）、Ｐ型、比抵抗５Ω・ｃｍの６インチのダミ
ー品レベルの半導体ウエーハを準備する。
【００３０】次に、図１（２）に示すように、エピタキ
シャル炉にて前記半導体ウエーハの表面を水素や塩酸ガ
スでエッチングし、シランガスを８００℃以上（例えば
１１００℃）水素ガス雰囲気下で熱分解又は水素還元反
応を８００℃以上（例えば１１００℃）で起こさせ、
０．１μｍ以上、例えば５μｍのエピタキシャル成長を
行い、半導体ウエーハ上に格子間酸素濃度が１×１０18
ａｔｏｍｓ／ｃｍ3（ｏｌｄ ＡＳＴＭ、以下同じ）以
下で結晶欠陥の無い層４を形成する。反応温度は、より
高温で行ったほうが成長速度が速いため、生産上有利で
あるが、スリップが発生しやすくなる問題が有るため、
エピタキシャル炉にあった最適条件にてエピタキシャル
成長を行うことが必要である。使用する半導体ウエーハ
は、できればドープする不純物と同じ不純物を有する半
導体ウエーハを使用する。また、エピタキシャル成長時
のオートドープを防止し、エピタキシャル層の抵抗値を
所定の値にするには比抵抗が１Ω・ｃｍ以上である半導
体ウエーハを使用する方がよい。エピタキシャル成長表
面にマウンド等が発生している場合には、研磨を行って
除去する。
シャル炉にて前記半導体ウエーハの表面を水素や塩酸ガ
スでエッチングし、シランガスを８００℃以上（例えば
１１００℃）水素ガス雰囲気下で熱分解又は水素還元反
応を８００℃以上（例えば１１００℃）で起こさせ、
０．１μｍ以上、例えば５μｍのエピタキシャル成長を
行い、半導体ウエーハ上に格子間酸素濃度が１×１０18
ａｔｏｍｓ／ｃｍ3（ｏｌｄ ＡＳＴＭ、以下同じ）以
下で結晶欠陥の無い層４を形成する。反応温度は、より
高温で行ったほうが成長速度が速いため、生産上有利で
あるが、スリップが発生しやすくなる問題が有るため、
エピタキシャル炉にあった最適条件にてエピタキシャル
成長を行うことが必要である。使用する半導体ウエーハ
は、できればドープする不純物と同じ不純物を有する半
導体ウエーハを使用する。また、エピタキシャル成長時
のオートドープを防止し、エピタキシャル層の抵抗値を
所定の値にするには比抵抗が１Ω・ｃｍ以上である半導
体ウエーハを使用する方がよい。エピタキシャル成長表
面にマウンド等が発生している場合には、研磨を行って
除去する。
【００３１】次に、図１（３）に示すように、エピタキ
シャル表面に酸化性雰囲気で５００℃以上で、例えば１
１００℃で熱処理を行い、第１の半導体ウエーハの表面
に１００オングストローム以上例えば２０００オングス
トロームの酸化膜５を形成する。酸化性雰囲気とは、酸
素又は水蒸気を含んだ雰囲気である。
シャル表面に酸化性雰囲気で５００℃以上で、例えば１
１００℃で熱処理を行い、第１の半導体ウエーハの表面
に１００オングストローム以上例えば２０００オングス
トロームの酸化膜５を形成する。酸化性雰囲気とは、酸
素又は水蒸気を含んだ雰囲気である。
【００３２】更に、図１（４）に示すように、第１の半
導体ウエーハ１及び第２の半導体ウエーハ２を洗浄し、
表面に吸着水分やシラノール基を形成した後、室温でボ
イドが発生しない方法で密着させる。第２の半導体ウエ
ーハ２の表面に酸化膜が形成されていてもよい。第２の
半導体ウエーハ２に使用するウエーハの材質は、単結晶
シリコン又はポリシリコンばかりでなく、石英、水晶、
サファイヤ等でもよい。また、ＴＴＶ（Total Thicknes
s Variation）は小さい方がよく、できれば１μｍ以下
が最適である。両面研磨機で加工するとＴＴＶを小さく
することができるので、両面研磨品を使用してもよい。
導体ウエーハ１及び第２の半導体ウエーハ２を洗浄し、
表面に吸着水分やシラノール基を形成した後、室温でボ
イドが発生しない方法で密着させる。第２の半導体ウエ
ーハ２の表面に酸化膜が形成されていてもよい。第２の
半導体ウエーハ２に使用するウエーハの材質は、単結晶
シリコン又はポリシリコンばかりでなく、石英、水晶、
サファイヤ等でもよい。また、ＴＴＶ（Total Thicknes
s Variation）は小さい方がよく、できれば１μｍ以下
が最適である。両面研磨機で加工するとＴＴＶを小さく
することができるので、両面研磨品を使用してもよい。
【００３３】その後、２００℃以上の温度、例えば１１
００℃で接着強度が安定する時間、例えば２時間熱処理
を行う。この熱処理は、薄膜化工程で剥がれ等の問題が
なければ薄膜化した後に行ってもよい。後工程での裏面
・面取り部の傷・汚れを防止するには、裏面に酸化膜を
形成する方法がよいため、熱処理の雰囲気は酸化性雰囲
気がよい。
００℃で接着強度が安定する時間、例えば２時間熱処理
を行う。この熱処理は、薄膜化工程で剥がれ等の問題が
なければ薄膜化した後に行ってもよい。後工程での裏面
・面取り部の傷・汚れを防止するには、裏面に酸化膜を
形成する方法がよいため、熱処理の雰囲気は酸化性雰囲
気がよい。
【００３４】酸化及び貼り合わせ熱処理において、第１
の半導体ウエーハのバルク側の格子間酸素がエピタキシ
ャル層に拡散して欠陥を発生させる可能性あるため、第
１の半導体ウエーハの格子間酸素濃度が低い半導体ウエ
ーハを用いた方が最適である。尚、低温、短時間で酸化
膜を形成するのが望ましい。
の半導体ウエーハのバルク側の格子間酸素がエピタキシ
ャル層に拡散して欠陥を発生させる可能性あるため、第
１の半導体ウエーハの格子間酸素濃度が低い半導体ウエ
ーハを用いた方が最適である。尚、低温、短時間で酸化
膜を形成するのが望ましい。
【００３５】図１（５）に示すように、周辺の未接合部
を、研削・エッチングで除去した後、第１の半導体ウエ
ーハ１の裏面を研削・研磨して、表面にダメージ層の無
い、鏡面化されたＳＯＩ層厚が３±１μｍの薄膜ＳＯＩ
基板を形成する。特に、周辺の剥がれが問題とならない
場合は、周辺の未接合部を、研削・エッチングで除去す
る必要はない。
を、研削・エッチングで除去した後、第１の半導体ウエ
ーハ１の裏面を研削・研磨して、表面にダメージ層の無
い、鏡面化されたＳＯＩ層厚が３±１μｍの薄膜ＳＯＩ
基板を形成する。特に、周辺の剥がれが問題とならない
場合は、周辺の未接合部を、研削・エッチングで除去す
る必要はない。
【００３６】最後に、図１（６）に示すように、ＰＡＣ
Ｅ加工・タッチポリッシュを行い、ＳＯＩ層厚が０．１
μｍ±１０％の超薄膜ＳＯＩ基板が製造される。
Ｅ加工・タッチポリッシュを行い、ＳＯＩ層厚が０．１
μｍ±１０％の超薄膜ＳＯＩ基板が製造される。
【００３７】図２は本発明の他の具体例に係るＳＯＩ基
板の製造工程を示す断面図である。
板の製造工程を示す断面図である。
【００３８】まず、図２（１）に示すように第１の半導
体ウエーハ１は、前記具体例で用いたような半導体ウエ
ーハを準備する。すなわち、少なくとも片面が鏡面研磨
された第１の半導体ウエーハで、例えば、結晶面（１０
０）、Ｐ型、比抵抗５Ω・ｃｍの６インチのダミー品レ
ベルの半導体ウエーハを準備する。
体ウエーハ１は、前記具体例で用いたような半導体ウエ
ーハを準備する。すなわち、少なくとも片面が鏡面研磨
された第１の半導体ウエーハで、例えば、結晶面（１０
０）、Ｐ型、比抵抗５Ω・ｃｍの６インチのダミー品レ
ベルの半導体ウエーハを準備する。
【００３９】次に、図２（２）に示すように、第１の半
導体ウエーハ１を８００℃以上の水素雰囲気で１０分以
上、例えば１１５０℃で１時間熱処理を行う。このとき
の流量は０．００１×１０-3Ｎｍ3／分以上例えば９０
×１０-3Ｎｍ3／分で行う。水素ガスと不活性ガスとの
混合ガスでもよい。この処理によって、格子間酸素濃度
が１×１０18ａｔｏｍｓ／ｃｍ3以下で結晶欠陥の無い
層４が形成される。表層の酸素濃度は、熱処理温度によ
って決まるため、より高温で熱処理する方が望ましい
が、この場合もスリップ及び金属汚染等の問題があるた
め最適化を計る必要がある。表面が粗れてボイドを発生
させるようであれば、研磨を行ってもよい。
導体ウエーハ１を８００℃以上の水素雰囲気で１０分以
上、例えば１１５０℃で１時間熱処理を行う。このとき
の流量は０．００１×１０-3Ｎｍ3／分以上例えば９０
×１０-3Ｎｍ3／分で行う。水素ガスと不活性ガスとの
混合ガスでもよい。この処理によって、格子間酸素濃度
が１×１０18ａｔｏｍｓ／ｃｍ3以下で結晶欠陥の無い
層４が形成される。表層の酸素濃度は、熱処理温度によ
って決まるため、より高温で熱処理する方が望ましい
が、この場合もスリップ及び金属汚染等の問題があるた
め最適化を計る必要がある。表面が粗れてボイドを発生
させるようであれば、研磨を行ってもよい。
【００４０】図２（３）に示すように、この表面に、酸
化性雰囲気で５００℃以上で、例えば１１００℃で熱処
理を行い、第１の半導体ウエーハ１の表面に１００オン
グストローム以上、例えば２０００オングストロームの
酸化膜５を形成する。酸化性雰囲気とは、酸素又は水蒸
気を含んだ雰囲気である。この酸化膜形成処理を前記水
素雰囲気下の同一熱処理炉で連続して行えば、生産性を
よくでき、製造コストを低減することができる。
化性雰囲気で５００℃以上で、例えば１１００℃で熱処
理を行い、第１の半導体ウエーハ１の表面に１００オン
グストローム以上、例えば２０００オングストロームの
酸化膜５を形成する。酸化性雰囲気とは、酸素又は水蒸
気を含んだ雰囲気である。この酸化膜形成処理を前記水
素雰囲気下の同一熱処理炉で連続して行えば、生産性を
よくでき、製造コストを低減することができる。
【００４１】その後、図２（４）〜（６）に示す工程で
は、前記第１の具体例と同様な処理により、ＳＯＩ層厚
が０．１μｍ±１０％の超薄膜ＳＯＩ基板が製造され
る。
は、前記第１の具体例と同様な処理により、ＳＯＩ層厚
が０．１μｍ±１０％の超薄膜ＳＯＩ基板が製造され
る。
【００４２】すなわち、図２（４）に示すように、第１
の半導体ウエーハ１及び第２の半導体ウエーハ２を洗浄
し、表面に吸着水分やシラノール基を形成した後、室温
でボイドが発生しない方法で密着させる。第２の半導体
ウエーハ２の表面に酸化膜が形成されていてもよい。
の半導体ウエーハ１及び第２の半導体ウエーハ２を洗浄
し、表面に吸着水分やシラノール基を形成した後、室温
でボイドが発生しない方法で密着させる。第２の半導体
ウエーハ２の表面に酸化膜が形成されていてもよい。
【００４３】その後、２００℃以上の温度、例えば１１
００℃で接着強度が安定する時間、例えば２時間熱処理
を行う。この熱処理は、薄膜化工程で剥がれ等の問題が
なければ薄膜化した後に行ってもよい。後行程での裏面
・面取り部の傷・汚れを防止するには、裏面に酸化膜を
形成する方法がよいため、熱処理の雰囲気は酸化性雰囲
気がよい。
００℃で接着強度が安定する時間、例えば２時間熱処理
を行う。この熱処理は、薄膜化工程で剥がれ等の問題が
なければ薄膜化した後に行ってもよい。後行程での裏面
・面取り部の傷・汚れを防止するには、裏面に酸化膜を
形成する方法がよいため、熱処理の雰囲気は酸化性雰囲
気がよい。
【００４４】酸化及び貼り合わせ熱処理において、第１
の半導体ウエーハのバルク側の格子間酸素が低酸素層に
拡散して欠陥を発生させる可能性あるため、第１の半導
体ウエーハの格子間酸素濃度が低い半導体ウエーハを用
いた方が最適である。尚、低温、短時間で酸化膜を形成
するのが望ましい。
の半導体ウエーハのバルク側の格子間酸素が低酸素層に
拡散して欠陥を発生させる可能性あるため、第１の半導
体ウエーハの格子間酸素濃度が低い半導体ウエーハを用
いた方が最適である。尚、低温、短時間で酸化膜を形成
するのが望ましい。
【００４５】図２（５）に示すように、周辺の未接合部
を、研削・エッチングで除去した後、第１の半導体ウエ
ーハ１の裏面を研削・研磨して、表面にダメージ層の無
い、鏡面化されたＳＯＩ層厚が３±１μｍの薄膜ＳＯＩ
基板を形成する。特に、周辺の剥がれが問題とならない
場合は、周辺の未接合部を、研削・エッチングで除去す
る必要はない。
を、研削・エッチングで除去した後、第１の半導体ウエ
ーハ１の裏面を研削・研磨して、表面にダメージ層の無
い、鏡面化されたＳＯＩ層厚が３±１μｍの薄膜ＳＯＩ
基板を形成する。特に、周辺の剥がれが問題とならない
場合は、周辺の未接合部を、研削・エッチングで除去す
る必要はない。
【００４６】最後に、図２（６）に示すように、ＰＡＣ
Ｅ加工・タッチポリッシュを行い、ＳＯＩ層厚が０．１
μｍ±１０％の超薄膜ＳＯＩ基板が製造される。
Ｅ加工・タッチポリッシュを行い、ＳＯＩ層厚が０．１
μｍ±１０％の超薄膜ＳＯＩ基板が製造される。
【００４７】本例では、水素雰囲気でのアニールを示し
たが、不活性ガス雰囲気例えばアルゴンガス雰囲気でも
よい。
たが、不活性ガス雰囲気例えばアルゴンガス雰囲気でも
よい。
【００４８】以上のような加工によって、例えば、ＳＯ
Ｉ層厚が０．１μｍ±１０％程度の超薄膜ＳＯＩウエー
ハが製造される。
Ｉ層厚が０．１μｍ±１０％程度の超薄膜ＳＯＩウエー
ハが製造される。
【００４９】実際に、本発明によって得られたＳＯＩ基
板のＳＯＩ層を前記２種類の欠陥評価で評価したとこ
ろ、従来法では達成できなかった結晶欠陥フリー及び貫
通ピットフリーが達成できた。
板のＳＯＩ層を前記２種類の欠陥評価で評価したとこ
ろ、従来法では達成できなかった結晶欠陥フリー及び貫
通ピットフリーが達成できた。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
結晶欠陥の少ない層をＳＯＩ層とするため、ＳＯＩ層中
の結晶欠陥が少ないＳＯＩ基板を得ることができる。そ
の上、結晶欠陥の少ない層を作る基板に低コストなウエ
ーハが使用できるため、低コストなＳＯＩ基板を得るこ
とが可能である。
結晶欠陥の少ない層をＳＯＩ層とするため、ＳＯＩ層中
の結晶欠陥が少ないＳＯＩ基板を得ることができる。そ
の上、結晶欠陥の少ない層を作る基板に低コストなウエ
ーハが使用できるため、低コストなＳＯＩ基板を得るこ
とが可能である。
【００５１】このように、本発明の製造方法及びこれに
より得られるＳＯＩ基板によれば、ＳＯＩ層中の結晶欠
陥が少なく、製造コストが安いＳＯＩ基板を得ることが
でき、更には、ＳＯＩ基板の幅広いデバイス適用が可能
となるものである。
より得られるＳＯＩ基板によれば、ＳＯＩ層中の結晶欠
陥が少なく、製造コストが安いＳＯＩ基板を得ることが
でき、更には、ＳＯＩ基板の幅広いデバイス適用が可能
となるものである。
【図１】本発明に係るＳＯＩ基板の製造工程を示す断面
図である。
図である。
【図２】本発明の他の具体例に係るＳＯＩ基板の製造工
程を示す断面図である。
程を示す断面図である。
【図３】従来の貼り合わせ法によるＳＯＩ基板の製造工
程を示す断面図である。
程を示す断面図である。
【図４】従来の製造方法で製造した超薄膜ＳＯＩ基板の
結晶欠陥の評価方法を示す断面図である。
結晶欠陥の評価方法を示す断面図である。
１ 第１の半導体ウエーハ ２ 第２の半導体ウエーハ ４ 層 ５ 酸化膜 ６ 結晶欠陥 ７ 貫通ピット ８ 顕在化した貫通ピット ９ 研削部
Claims (5)
- 【請求項１】 第１の半導体ウエーハと第２の半導体ウ
エーハを接着して形成されるＳＯＩ基板において、 前記第１の半導体ウエーハは、少なくとも、主面側に格
子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3(ｏｌｄ
ＡＳＴＭ、以下同じ）以下の層を備えるとともに主面が
鏡面であり、且つ、前記第２の半導体ウエーハは、少な
くとも主面が鏡面であり、 前記第１及び第２の半導体
ウエーハのうち、少なくとも一方の半導体ウエーハの主
面に酸化膜が形成されて、双方の主面同士が密着される
とともに熱処理されて接着されるものであって、 ＳＯＩ層の格子間酸素濃度が１×１０18ａｔｏｍｓ／ｃ
ｍ3以下で且つＳＯＩ層厚が５μｍ以下であることを特
徴とするＳＯＩ基板。 - 【請求項２】 第１の半導体ウエーハと第２の半導体ウ
エーハを接着して形成されるＳＯＩ基板の製造方法にお
いて、 前記第１の半導体ウエーハは、少なくとも、主面側に格
子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下の層
を備えるとともに主面が鏡面であり、且つ、前記第２の
半導体ウエーハは、少なくとも主面が鏡面であり、 前記第１及び第２の半導体ウエーハのうち、少なくとも
一方の半導体ウエーハの主面に酸化膜を形成した後、双
方の主面同士を密着するとともに熱処理して接着する工
程と、 前記第１の半導体ウエーハの裏面側より薄膜化し、前記
格子間酸素濃度が１×１０18ａｔｏｍｓ／ｃｍ3以下の
層だけを残して、その面を鏡面化する工程と、を備えた
ことを特徴とするＳＯＩ基板の製造方法。 - 【請求項３】 前記格子間酸素濃度が１×１０18ａｔｏ
ｍｓ／ｃｍ3以下の層は、８００℃以上の温度でエピタ
キシャル成長によって形成されることを特徴とする請求
項２記載のＳＯＩ基板の製造方法。 - 【請求項４】 前記格子間酸素濃度が１×１０18ａｔｏ
ｍｓ／ｃｍ3以下の層は、還元性のあるガス雰囲気中で
８００℃以上の熱処理によって形成されることを特徴と
する請求項２記載のＳＯＩ基板の製造方法。 - 【請求項５】 前記格子間酸素濃度が１×１０18ａｔｏ
ｍｓ／ｃｍ3以下の層は、不活性ガス雰囲気の中で８０
０℃以上の熱処理によって形成されることを特徴とする
請求項２記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08066027A JP3085184B2 (ja) | 1996-03-22 | 1996-03-22 | Ｓｏｉ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08066027A JP3085184B2 (ja) | 1996-03-22 | 1996-03-22 | Ｓｏｉ基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260619A true JPH09260619A (ja) | 1997-10-03 |
| JP3085184B2 JP3085184B2 (ja) | 2000-09-04 |
Family
ID=13304029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08066027A Expired - Lifetime JP3085184B2 (ja) | 1996-03-22 | 1996-03-22 | Ｓｏｉ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085184B2 (ja) |
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| US6323109B1 (en) | 1997-11-10 | 2001-11-27 | Nec Corporation | Laminated SOI substrate and producing method thereof |
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|---|---|---|---|---|
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-
1996
- 1996-03-22 JP JP08066027A patent/JP3085184B2/ja not_active Expired - Lifetime
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| JPH07263652A (ja) * | 1994-03-25 | 1995-10-13 | Shin Etsu Handotai Co Ltd | Ｓｏｉ基板とその製造方法 |
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