JP6070954B2 - 補剛層を有するガラス上半導体基板及びその作製プロセス - Google Patents
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Description
シリコンドナーウエハを提供する工程、
単結晶シリコンドナーウエハの主表面上にガラスのヤング率を上回るヤング率を有する補剛層を被着する工程、
補剛層をその上に有するドナーウエハの埋込層と主表面の間にシリコンの薄い表層剥離層を定める、注入種に富んだ埋込層がドナーウエハに形成されるように、補剛層を通してドナーウエハの主表面にイオンを注入する工程、
ガラス基板を提供する工程、及び
補剛層をその上に有する表層剥離層を、補剛層を間にしてガラス基板上に移載する工程、
を含むガラス上シリコン基板の作製方法に関する。
接合表面を有するガラス基板及び接合表面を有する半導体ウエハを得る工程、
ガラス基板の接合表面及び半導体ウエハの接合表面の一方の上に、約125GPa以上、約150GPa以上、約200GPa以上または約300GPa以上のヤング率を有する補剛層を被着する工程、
半導体ウエハの接合表面領域に表層剥離層を形成するため、半導体ウエハの接合表面にイオンを注入する工程、半導体ウエハの接合表面をガラス基板の接合表面に、補剛層をガラス基板と半導体ウエハの間にして、接触させる工程、
半導体ウエハ及びガラス基板を高温に加熱することにより、表層剥離層をガラス基板に、補剛層をガラス基板と半導体ウエハの間にして、接合する工程、及び
表層剥離層を半導体ウエハの残余部分から分離し、補剛層をガラス基板と表層剥離層の間にしてガラス基板に接合された表層剥離層を残す工程、
を含み、
表層剥離層の分離されたままの表面が、非対称度レベルが約0.6ないしさらに低い、表面粗さを有する、
ガラス上半導体構造を形成する方法に関する。
(i)内部に修飾元素の陽イオンが実質的に存在しない、表層剥離層に接する第1のガラス層、及び
(ii)高められた修飾元素の陽イオン濃度を有する、第1のガラス層に接する第2のガラス層、
を有するように、酸化物ガラスまたは酸化物ガラス−セラミック内の陽イオンをガラス基板内で半導体ウエハから離れる方向に移動させるに十分な時間、維持される。
(i)内部に修飾元素の陽イオンが実質的に存在しない、表層剥離層に接する第1のガラス層、及び
(ii)高められた修飾元素の陽イオン濃度を有する、第1のガラス層に接する第2のガラス層、
を有することができる。
本明細書で特に重要な主題には補剛層がその上に被着または形成されている半導体材料へのイオン注入による薄膜分離が含まれる。したがって、さらにいくつかの文脈を提供するため、図3のSOG構造100を作製するために上述した補剛層を用いることができる一般的なイオン注入薄膜移載プロセス(及び得られる中間構造)を示す、図3〜6をここで参照する。
(1)表層剥離層122に接するガラス基板102内の(ガラス基板102の元のまたはバルクのガラス材料に比較して)陽イオン濃度が減じられた、すなわち陽イオン濃度が低い層132,及び
(2)ガラス基板102内の、陽イオン濃度が減じられた層に接する(ガラス基板102の元のまたはバルクのガラス材料に比較して)陽イオン濃度が高められた、すなわち陽イオン濃度が比較的高い層134,
を形成する。ガラス内の低/減陽イオン濃度層132は酸化物ガラスまたは酸化物ガラス-セラミックから表層剥離層122内への陽イオン移動を防止することによってバリア機能を果たす。ガラス基板の残余部分136は変わらずに元のガラス材料またはガラス-セラミック材料のままでいる。
例としてのみ、SiOG構造またはSiOG基板の作製のためのドナーウエハまたは基板120'として使用するため、正円形300mm最高級シリコンウエハを選ぶことができる。ドナーウエハは<001>の結晶方位及び8〜12Ω/cmの比抵抗を有することができ、CZ成長/p型/ホウ素ドープウエハとすることができる。結晶由来粒子(COP)は膜移載プロセスを妨害するかまたは移載作業を攪乱するであろうから、無COPウエハを選ぶことができる。ウエハのドーピングのタイプ及びレベルは、以降にSiOG基板上に作製されることになる最終トランジスタの所望の閾電圧が得られるように選ぶことができる。300mmの入手できる最大ウエハサイズを、これによりSiOGの経済的な大量生産が可能になるであろうから、選ぶことができる。
イオン注入膜移載SOG作製プロセスにおける移載されたままの表層剥離層122の生じる、峡谷の、また特にピンホールの、狭い表面積により、一般的な平均表面粗さ/品質測定はこれらのタイプの欠陥に対しては貧弱なツールである。激烈であるが、総表面積では小さい、峡谷及びピンホールの形態の表面欠陥を含む、図13に写真で示されるような移載されたままの表層剥離半導体層は実際上、激烈な峡谷/ピンホール表面欠陥を実質的に有していない、図14に写真で示されるような移載されたままの表層剥離半導体層よりも、良好な、例えば平滑な、平均表面粗さ測定値を有し得る。この結果、電子デバイスの作製には不適な図13の移載されたままの層が、従来の測定手法で判定すると、電子デバイスの作製に適する図14の移載されたままの層よりも、優れた表面粗さ/品質を有することになり得る。したがって、許容できるだけの低いレベルの峡谷及びピンホールを有する移載されたままの層を良品質と認別できる、移載されたままの表層剥離半導体層の品質を測定及び特性決定するための新しい手法が必要である。
SiO2のPECVD堆積/成長は十分成熟した技術であり、酸化物膜の大量生産における費用効果が高いコーティングに用いることができる。しかし、本明細書に開示されるようなSi3N4補剛層上にSiO2層を成長させる場合、所望の小さい厚さの一様な二酸化シリコン膜を成長させることは困難である。本明細書で前述したように、無峡谷SiOG移載には、非常に薄い、例えばほぼ10nm以下の、SiO2膜が必要である。さらに、SiO2のヤング率は約70GPaであり、したがって、得られる補剛の程度はヤング率が150GPaのSi3N4よりかなり低い。したがって、補剛層として(Si3N4補剛層に比較すると)かなり厚いSiO2膜であっても、SiOG構造の最終表層剥離シリコン層に峡谷及びピンホールが生じるであろう。また、薄い、ほぼ10nm厚のSiO2膜をいずれかの表面に堆積するかまたは成長させようとすると、一般に、SiO2の島が無被覆領域で隔てられた、不連続膜が得られる。
(1)Si3N4補剛層142の表面領域をSiO2層に変換する、及び
(2)Si3N4補剛層の表面を平滑化する、
ために酸素プラズマで処理する。Si3N4膜の酸化及び平滑化はいずれも、シリコンドナーウエハ120'のSi3N4被覆接合表面121'の接合性を高める。
(1)注入済シリコンドナーウエハ上のSi3N4補剛層142の表面の第1の酸素プラズマ変換、
(2)第1の酸素プラズマ変換によって形成された酸化物層のウエットストリッピング、及び
(3)注入済シリコンドナーウエハ上のSi3N4補剛層142の表面の第2の酸素プラズマ変換、
の3工程で実施することができる。第1の酸素プラズマ変換工程はイオン注入工程中に付着した有機物による炭素汚染物を含む犠牲二酸化シリコン膜を形成する。ウエットストリッピング工程は炭素汚染物を除去し、清浄な窒化シリコン表面を露出させる。第2の酸素プラズマ変換工程は、Si3N4補剛層142の高い表面剛性を保持するに十分に薄く、同時にガラス基板への親水性接合を可能にするに十分に平滑な、純酸化物膜を形成する。
−流入酸素ガス、酸素流量:2sccm(標準状態で2cm3/分)、
−チャンバ内圧力:30mTorr(0.133Pa)、
−プラズマ電力:700W、及び
−処理時間:30分、
とすることができる。この結果、Si3N4補剛層142の表面近傍領域に表面粗さが0.3nmRMSよりやや小さい15nm厚SiO2接合層148が得られる。Si3N4補剛層の補剛効果を弱めないような、厚さが約2nmから約20nm、または約7nmから約10nmの、非常に薄いSiO2膜をSi3N4補剛層上に容易に形成することができる。
(1)ドナータイル120'上のSi3N4補剛層142の今では有機汚染物がない接合表面121'を平滑化する、及び
(2)Si3N4補剛層142の接合表面121'を親水性にしてガラス支持基板102'に接合可能にするためにSi3N4補剛層142の接合表面121'を酸化する、
ために実施する。ここでシリコンドナータイル上に得られる層構造は再び、シリコンドナータイル上の第1のSiO2(酸化物)層146,第1のSiO2(酸化物)層上のSi3N4補剛層142及びSi3N4補剛層142上の第2のSiO2(酸化物)平滑化/接合層148を含む、例えば酸化物-窒化物-酸化物積層構造すなわちONO構造(またはNO構造)である。プラズマ処理時間を第1の変換工程に対して1分とし、第2の変換工程に対して5分とした、変換−剥取り−変換サイクル後のSiO2接合層148の表面粗さは約0.2nmRMSであることが分かった。この清浄化された、極めて平滑な、親水性表面は優れた接合性を有し、以降の接合工程において高い歩留を与える。厚さが10nm以下、7nm以下、または2〜20nmの範囲内の、非常に薄いSiO2膜を、Si3N4補剛層の補剛効果を弱めず、それでも接合表面を平滑化するように、Si3N4補剛層上に容易に形成することができる。プラズマ処理時間は、約1分から約20分、約5分から約20分、または約10分から約20分の範囲以内とすることができる。
SiOGにおけるバリア層としてのSi3N4補剛層の効力を試験した。第1の試験においては、SiOG構造を600℃で24時間アニールし、表層剥離シリコン層の汚染物を二次イオン質量分析(SIMS)法により測定した。SIMS分析では汚染物は全く見られなかった。第2の試験においては、SiOGの上面と下面の間に100Vの電圧を印加し、試料を600℃に加熱もした。この場合も、シリコン膜内の汚染物を検出するためにSIMSを用いた。表層剥離シリコン層の汚染はSIMS検出限界以下であることが分かった。本明細書で先に参照した特許文献2にしたがって作製した5層SiOG構造は第1の試験に合格できるであろうが、第2の試験には合格しないであろう。
標準LPCVD装置により、アルゴン希釈シラン/アンモニア混合気を用い、総ガス流量を40sccm、シランとアンモニアの比を3:1、チャンバ内圧力を1mTorrとして、800℃で、Si3N4膜をシリコンドナータイル上に被着した。この結果、ドナータイル上で約2nm/分の被着速度と100nm厚Si3N4補剛層の被着が得られた。
有効な補剛を保証するに適するが、60keVでのドナーウエハの標準エネルギーイオン注入を可能にするに十分に薄い、100nmの厚さを有するSi3N4補剛層をドナーウエハ上に被着した。補剛層厚は表層剥離層厚をこえるべきではない。100nm以下の厚さを有するSi3N4補剛層を有する試行試料もいくつか作製した。厚さが50nmと100nmの間に範囲にあるSi3N4補剛層を用いて形成したSiOGは幾つかの峡谷を示した。厚さが50nm以下のSi3N4補剛層を用いて形成したSiOGは移載されたままの表層剥離層の表面上に、補剛層を全く用いずに作製したSOGと同様の、台地−峡谷−ピンホールパターンを示した。厚さが250nmのSi3N4補剛層を有するSiOG試料も作製した。これらの試料にH2+種を125keVのエネルギーで注入した。125keVにおいては、250nm厚Si3N4層及び350nm厚表層剥離シリコン層からなる膜スタックが移載された。これらの試料では峡谷またはピンホールは見られなかった。
300mm径/<100>方位/p型/ホウ素ドープ/比抵抗8〜13Ω-cm及び775μm厚の標準最高級シリコンウエハをドナーウエハとして選んだ。以下のLPCVD手法を用いてSi3N4層をドナーウエハ上に被着した。ウエハから自然酸化膜を剥ぎ取らずに、ウエハをLPCVD反応炉に入れた。800℃でLPCVDプロセスを実施した。ドナーウエハの接合表面上に100nm厚の化学量論的Si3N4層が得られるように、プロセス温度、時間、チャンバ内圧力、及び反応ガスを選んだ。被着Si3N4層の厚さ一様性を楕円偏光法で測定して、厚さは100nm±1%であることが分かった。被着Si3N4層の表面の粗さをAFMを用いて測定して、粗さは0.2nmRMSであることが分かった。この粗さは以降のウエハ接合プロセスに十分である。被着Si3N4層の応力をTencor FLX測定器で測定し、700MPaの引張応力であることが分かった。Si3N4層は無フレークの連続膜であることを観察した。様々な厚さにおけるSi3N4層の安定性を評価するため、さらに厚いSi3N4層の試行被着を実施した。層厚が350nmをこえると、Si3N4層はフレーキングをおこし始めることが分かった。
第2世代ガラスシートから8インチ(200mm)ガラス支持基板を切り出した。標準PECVD装置を用いて8インチガラス支持基板上にSi3N4補剛層及びSiO2接合層を被着した。PECVDプロセスは、窒化シリコンの被着については480℃の温度で、また酸化シリコン層の被着については350℃の温度で実施した。窒化質コン層及び酸化シリコン層のいずれについても50nm厚さを目標とした。PECVDプロセスの生成物によるガス放出があるため、次いで、ガラス基板を600℃の温度で2時間炉内で熱処理した。ガラス支持基板上ではなく、Siウエハ上に被着した同様の二層構造についてAFM測定を実施した。表面は、20×20μm2走査面積に対しては0.32の、また10×10μm2走査面積に対しては0.25のRMSを示した。
−改善された表層剥離半導体層表面モルフォロジー、
−改善された表面剥離半導体層表面粗さ、
−低減された機械的研磨コスト、
−電気特性及び寿命が優れたSOGベース電子デバイスの作製に対して高レベルの純度を保持するガラス上の表面剥離半導体層の作製を可能にする優れたバリア層、
がある。
120' 半導体ドナーウエハ
122' 表層剥離半導体層
123' 弱化領域
124' 半導体ウエハ残余部分
142 補剛層
146 自然酸化膜
148 酸化物接合層
Claims (8)
- ガラス上半導体構造を形成する方法において、
接合表面を有するガラス基板及び接合表面を有する半導体ウエハを得る工程、
前記半導体ウエハの前記接合表面の上に125GPa以上のヤング率を有する補剛層を被着する工程であって、前記補剛層は、50nm以上の厚さを有する、工程、
前記半導体ウエハの前記接合表面の領域に表層剥離層を形成するため、前記半導体ウエハの前記接合表面にイオンを注入する工程、
前記補剛層を前記ガラス基板と前記半導体ウエハの間にして、前記半導体ウエハの前記接合表面を前記ガラス基板の前記接合表面と接触させる工程、
前記半導体ウエハ及び前記ガラス基板を高温に加熱することにより、前記補剛層を前記ガラス基板と前記半導体ウエハの間にして、前記表層剥離層を前記ガラス基板に接合する工程、及び
前記半導体ウエハの残余部分から前記表層剥離層を分離し、前記補剛層を間にして前記ガラス基板に接合された前記表層剥離層を残す工程、
を含み、
前記補剛層が、Si3N4からなり、前記接触させる工程に先立って、前記補剛層の表面近傍領域に、SiO2層が酸素プラズマ変換を用いて形成され、
前記表層剥離層の分離されたままの表面が2nmRMSないしさらに小さい表面粗さを0.6以下の非対称度レベルとともに有する、
ことを特徴とする方法。 - (a)前記補剛層が、150GPa以上、200GPa以上、または300GPa以上のヤング率を有する、あるいは
(b)前記表層剥離層の前記分離されたままの表面が、2nmRMSないしさらに小さいか、1.5nmRMSないしさらに小さいか、または1nmRMSないしさらに小さい、表面粗さを、0.4以下の、または0.2以下の、非対称度レベルとともに有する、
の少なくとも一方であることを特徴とする請求項1に記載の方法。 - 前記補剛層が、100nm以上であるか、250nm以上であるか、または350nm以上の厚さで、前記半導体ウエハの前記接合表面上に被着されることを特徴とする請求項1に記載の方法。
- 前記SiO2層が、2nmから150nmの厚さを有することによって前記補剛層の表面を親水性にすることを特徴とする請求項1に記載の方法。
- ガラス上半導体構造において、
ガラス基板、
前記ガラス基板上の、125GPa以上のヤング率を有する補剛層、及び
前記補剛層上の、2nmRMSないしさらに小さい表面粗さを0.6以下の非対称度レベルとともに有する半導体層、
を含み、
前記補剛層が、50nm以上の厚さを有し、Si3N4からなり、前記補剛層と前記ガラス基板の間にSiO2層が設けられている、ことを特徴とするガラス上半導体構造。 - 前記補剛層が、150GPa以上であるか、または200GPa以上である、ヤング率を有する、及び
前記半導体層の露出面が、2nmRMSないしさらに小さいか、1.5nmRMSないしさらに小さいか、または1nmRMSないしさらに小さい、表面粗さを、0.4以下、または0.2以下の、非対称度レベルとともに有する、
ことを特徴とする請求項5に記載のガラス上半導体構造。 - 前記補剛層が、100nm以上であるか、250nm以上であるか、または350nm以上の厚さを有する、及び
前記SiO2層は、2nmから150nm、5nmから150nm、2nmから20nm、5nmから10nm、または5nmの厚さを有する、
ことを特徴とする請求項5に記載のガラス上半導体構造。 - 前記半導体層が実質的に単結晶のシリコンで形成されており、
前記半導体層の上に更なるSiO2層を含み、当該更なるSiO2層が、前記半導体層と前記補剛層の間にあって、1nmから10nm以下であるか、2nmから5nmであるか、20nm以下であるか、10nm以下であるか、7nm以下であるか、または100nm以下の、範囲内の厚さを有し、
前記ガラス基板が、
(i)修飾元素の陽イオンが実質的に存在しない、前記表層剥離層に接する第1のガラス層、及び
(ii)高められた修飾元素の陽イオン濃度を有する、前記第1のガラス層に接する第2のガラス層、
を有する、
ことを特徴とする請求項5に記載のガラス上半導体構造。
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