KR20020031412A - 마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해얻어진 기판 - Google Patents

마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해얻어진 기판 Download PDF

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KR20020031412A
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이와마츠도시아키
나루오카히데키
후리하타쥰이치로
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Abstract

본 발명은 기판들의 면들 중 적어도 한 면 상에 적어도 부분적으로 산화가능한 물질층으로 구성된 작용층(6)을 포함하는 마이크로 전자 부품 혹은 광전자 부품용의 상기 기판들(1)의 처리를 위한 방법에 관한 것으로, 이 방법은,
각 기판(1)의 어떤 표면 두께에 걸쳐 상기 작용층(6)을 구성하는 물질층을 제거하기 위한 제1 희생 산화 단계,
상기 제1 희생 산화 단계(100)가 행해진 면을 연마하는 단계(200), 및
상기 연마된 면(17) 상에 상기 작용층(6)을 구성하는 물질층을 다시 제거하기 위한 제2 희생 산화 단계를 포함한다.

Description

마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해 얻어진 기판{Method for treating substrates for microelectronics and substrates obtained by said method}
본 발명은 마이크로 전자 부품 및/또는 광전자 부품들의 제조를 위한 기판 처리 공정 분야에 관한 것이다. 또한 본 발명은 이 공정에 의해 얻어진 기판들에 관한 것이다.
특히, 본 발명은 전체가 반도체(예를 들면 실리콘으로 된)로 되어 있거나 전체가 절연물(예를 들면 석영)로 되어 있거나 혹은 반도체 혹은 절연층들의 적층으로 구성된 기판 처리 공정 분야에 관한 것이다. 이들은 이를테면 이들 기판의 준비에서 다소 앞선 단계들에서 부품들 혹은 구성부품을 포함하는 기판들 등, 층이 피착된(예를 들면 에피택셜층) 기판 혹은 비균질 구조를 포함하는 기판들일 수 있다.
이들 기판들 중 적어도 일 면의 표면으로부터 어떤 깊이에 걸쳐, 적어도 부분적으로, 이 면 상에 형성되는 부품을 구성하는 물질층이 존재한다. 이 층을 이하 "작용 층(working layer)"이라고 표기한다.
이 작용층의 질 및 특히 예를 들어 거칠기 면에서 이 작용층의 질이 부품의 질을 결정한다.
이러한 작용 층의 질을 향상시키려는 연구가 계속 수행되고 있다. 예를 들면 WO99/53528 문헌에서는 작용 층의 표면을, 회전축이 이 표면에 평행한 롤러로 연마하는 연마공정을 개시하고 있다. 그러나, 연마의 결과로, 연마된 층 밑의 물질층 내에 이를테면 가공 경화 결함(work hardening defects)과 같은 결함이 야기된다.
본 발명의 목적은 거칠기에 대해서 그리고 결함 밀도에 대해서 작용층의 질을 향상시키는 것이다.
이 목적은 기판들의 면들 중 적어도 한 면 상에 적어도 부분적으로 산화가능한 물질층으로 구성된 작용층을 포함하는 마이크로 전자 부품 혹은 광전자 부품용의 상기 기판들의 처리를 위한 방법에 있어서,
각 기판의 어떤 표면 두께에 걸쳐 상기 작용층을 구성하는 물질층을 제거하기 위한 제1 희생 산화 단계,
상기 제1 희생 산화 단계가 행해진 면을 연마하는 단계, 및
상기 연마된 면 상에 상기 작용층을 구성하는 물질층을 다시 제거하기 위한 제2 희생 산화 단계를 포함하는 기판 처리 방법에 의해 본 발명에 따라 달성된다.
결함이 포함하는 물질층이 만족스럽지 못한 거칠기를 가진 기판의 표면으로부터 어떤 두께에 걸쳐 존재할 때, 제1 희생 산화 단계에 의해서, 상기 결함 포함 층의 상기 두께를 제거하는 것이 가능하다.
그러나, 결함 포함 층이 반드시 완전히 제거되는 결과로 되는 것은 아닌 상기 제1 희생 산화 단계는 일반적으로 그에 가해진 표면의 거칠기를 충분히 감소시키거나 하는 것을 가능하게 하지는 못한다. 제1 희생 산화 단계는 원하는 거칠기를 얻는 것을 가능하게 하는 연마 단계에 의해 유용하게 보완된다.
연이은 제2 희생 산화 단계에 의해서, 제1 희생 산화 단계와 유사하게, 특히 연마 단계에 의해 결함이 유발된 층 및/또는 결함 포함 층의 나머지를 제거하는 것이 가능해진다. 그러나, 이 때 연마된 표면으로부터 시작하여, 기판의 표면의 거칠기는 제2 희생 산화 단계 후에, 만족스럽게 되고 마이크로 전자 혹은 광전자 응용에서 작용층의 사용에 양립될 수 있다.
연마에 의해 발생된 대다수의 결함이 발견되는 층은 일반적으로 100Å보다 큰 두께를 갖는다. 결국, 400Å 내지 1000Å 범위의 두께에 걸쳐, 제2 희생 산화 단계에 의해 물질층을 효과적으로 제거하게 될 것이다.
이에 따라 본 발명은 희생 산화 단계 및 연마 단계의 조합으로 구성됨을 알 것이다. 이들 각각의 단계는 과도하게 높은 밀도의 결함을 포함하는 작용층의 일부분의 제거에 관여하고, 특히 제2 희생 산화 단계는 연마 단계에 의해 발생된 결함의 수선에 관여한다.
이 공정은 연마만에 의한 것보다 더 효과적이다. 이에 따라, 전술한 바와 같이, 제2 희생 산화는 연마에 의해 결함이 야기된 영역을 제거하는 것을 가능하게 한다. 더욱이, 연마의 다른 유해한 영향을 제한시키는 것을 가능하게 한다. 이것은 초기에 비교적 두꺼운 결함층이 있는 경우에, 이를 제거하기 위해서 긴 연마가 필요하기 때문이다. 이러한 점에서, 일반적으로 긴 연마로 인해 두께의 균일성이 부족하게 된다. 이러한 문제는 제거할 물질층의 두께가 증가함에 따라서 이에 따라 연마 단계가 더 길어지게 됨에 따라 더욱 더 중요하게 된다. 이것은 특히 제거할 두께가 150 내지 200 nm에 이를 때의 경우이다. 또한, 긴 연마는 공정의 수행을 느려지게 하여 결국 생산성이 떨어지게 된다. 제1 희생 산화 단계는 고 밀도의 결함을 포함하는 작용층의 부분을 제거하는데 상당히 기여하기 때문에, 근본적으로 거칠기를 감소시키는 데 필요한 것에 연마를 제한시킴으로써, 제1 희생 산화 단계에 의해 상기 문제들을 회피할 수 있다. 더구나, 필요로 된 연마를 감소시킴으로써, 연마에 의해 발생되는 결함이, 작은 규모로 나타나게 될 수 있다.
이에 따라 본 발명에 따른 공정은 희생 산화에 의해서 그리고 연마에 의해서 물질층을 제거하는 것으로 구성되는 단계들의 특정의 조합에 의해서, 향상된 질의 작용층, 즉 감소된 밀도의 결함을 가지며 또한 최적화된 표면 거칠기를 갖는 작용층을 얻는 것을 가능하게 한다. 이것은 균일한 기판 두께와 최적의 효율을 유지하면서 달성된다.
본 발명에 따른 공정은 이를테면 실리콘과 같은 산화가능한 물질로 된 작용층의 질을 향상시키는 데 효과적으로 채용된다.
이 경우, 제1 희생 산화 단계는 이 결함 포함 물질층의 두께의 적어도 일부에 걸쳐 산화가능 물질을 산화하는 단계와, 이와 같이 하여 산화된 물질층을 환원하는 단계를 포함한다.
제2 희생 산화 단계는 연마 단계에 의해 결함이 도입된 물질층의 어떤 두께에 걸쳐 상기 산화가능 물질층을 산화하는 단계와, 이와 같이 하여 산화된 물질층을 환원하는 단계를 효과적으로 포함한다.
결국, 본 발명에 따른 공정은 연마 단계 전 및/또는 후에 기판을 어닐링하는 단계를 효과적으로 포함한다.
기판을 어닐링하는 단계가 연마 단계 전에 수행된다면, 제1 희생 산화 단계의 산화 단계는, 이 어닐링 단계의 종료 전에, 어닐링의 적어도 일부 동안 기판의 나머지를 보호하는 산화층을 형성할 수 있다. 이 경우, 산화층은 기판의 나머지를 어닐링의 유해한 영향, 이를테면 어떤 반도체가 비산화 분위기(질소, 아르곤, 진공, 등) 하에 어닐링될 때 이 반도체의 표면에서 관찰되는 피팅(pitting) 현상 등으로부터 보호한다. 이 피팅 현상은 특히 실리콘이 배어(bare) 상태, 즉 산화막이 전혀 피복되어 있지 않을 때의 경우에 발생한다.
그러나, 반대로, 어닐링은 산화에 의해 야기된 결함을 수선하는 것을 가능하게 한다.
기판을 어닐링하는 단계가 연마 단계 후에 수행된다면, 제2 희생 산화 단계의 산화단계는 제1 희생 산화에 대해 기술된 바와 동일하게 기판의 나머지를 보호하는 산화층을 어닐링 단계 종료 전에 형성할 수 있다.
본 발명에 따른 공정은 쉽게 산화할 수 있는 물질로 된 작용층의 질을 향상시키는 데에 채용된다. 다음 설명에서 특히 청구항에서 "산화가능"이라는 것은 소위 산화가능 물질이 쉽게 산화가능한지 아니면 쉽게 산화가능하지 않는지에 관계없이 차별 없이 사용하도록 하겠다.
본 발명이 다른 면, 목적 및 잇점은 다음의 상세한 설명으로부터 명백하게 될 것이다. 본 발명은 첨부한 도면에 관련하여 살펴보고 본 설명을 참조로 하여잘 이해될 수 있을 것이다.
도 1a 내지 도 1f는 본 발명에 따른 공정의 제1 실시예 의한 처리 중 기판의 변화를 나타낸 것이다(단면도로 도시되었음).
도 2는 주입된 원자의 밀도와 스마트-컷(등록상표) 공정의 대안이 되는 형태 중 하나에 의해 준비된 기판에 주입에 의해 발생된 결함의 밀도를, 주입 중 충격이 된 표면에 관한 거리의 함수로서 도시한 도면이다.
도 3은 도 1에 도시한 공정의 흐름도를 도시한 것이다.
도 4는 도 3에 도시한 공정의 맥락에서 산화단계가 행해진 기판(1)의 단면을 도시한 도면이다.
도 5는 도 3에 도시한 공정의 제2 희생 산화단계 중에 기판의 변화를 나타낸 도면이다(사시도로 도시됨).
도 6은 본 발명에 따른 공정의 제2 실시예의 흐름도를 나타낸 것이다.
도 7은 도 6에 도시한 공정에 따라 제2 희생 산화 단계가 행해지거나 행해지지 않은 기판 상의 용량성 구조의 형성을 도시한 도면이다(단면도).
도 8은 세코(Secco) 기술로 알려진 기술에 의해 처리 중에, 단면도로 도시된, 기판의 변화를 도시한 것이다.
도 9는 도 8에 도시한 기술에 의해 드러난 표면 결함 밀도를, 이 기술의 제1 단계 후의 층의 두께의 함수로서 나타낸 도면이다.
도 10은 도 6에 의해 기술된 공정의 제2 희생 산화 단계 중에 기판의 에지의변화를 도시한 도면이다.
스마트-컷(등록상표) 공정으로서 알려진 기판 제조 공정으로 특정되나 이것으로 제한되지 않는 이 공정의 맥락에서 본 발명을 이하 상세히 기술한다.
스마트-컷(등록상표) 공정을 수행하는 구체적인 방법은 예를 들면 FR 2,681,472 문헌에 개시되어 있다.
이것은 기판들의 면들 중 한 면 상에 반도체 층 혹은 반도체 박막을 포함하는 기판들의 제조를 위한 공정이다.
이 공정의 대안이 되는 형태 중 한 형태에 따라서, 스마트-컷(등록상표) 공정은,
- 반도체 웨이퍼 면 밑의 주입 영역에 원자들을 주입하는 단계;
- 주입이 행해진 웨이퍼의 면을 이재(backing) 기판에 밀착시키는 단계; 및
- 주입이 행해진 표면과 주입영역 사이에 놓인 웨이퍼의 부분을 상기 이재 기판으로 옮기고 상기 이재 기판 상에 반도체 박막 혹은 층을 형성하기 위해서 상기 주입영역 레벨에서 웨이퍼를 클리빙(cleave)하는 단계를 포함한다.
"원자 주입"이라는 용어는 물질층에 원자 혹은 이온 종들을 최대 농도로 도입시킬 수 있는 원자 혹은 이온 종들의 어떤 충격(bombardment)을 의미하는 것으로, 여기서 최대라는 것은 충격된 표면에 관한 소정의 깊이이다. 원자 혹은 이온 종들은 최대값의 에너지로 물질층에 도입된다. 물질층 내 원자 종들의 주입은 이온 빔 주입기, 플라즈마 분위기 내 주입기, 등에 의해 수행될 수 있다. "클리빙"이라는 용어는 물질층 내에 주입되는 종들이 최대 농도로 혹은 이 최대값에 가깝게 주입된 물질층의 어떤 쪼개짐(fracture)을 의미하는 것이다. 이러한 쪼개짐은 주입된 물질층의 결정학적인 평면을 따라 반드시 일어나는 것은 아니다.
이러한 공정의 구체적인 적용에 있어서는, SOI라고도 알려진, 절연체 상의 실리콘층을 준비한다.
스마트-컷(등록상표) 공정에 따라 SOI층을 준비하는 몇 가지 방법을 안출해 볼 수 있다.
첫 번째 방법으로는, 예를 들면, 주입면 상의 실리콘 웨이퍼를 절연 산화층으로 피복하고 옮기기 위해서 예를 들면 실리콘으로 만들어진 이재 기판을 사용하는 것이 가능하다.
두 번째 방법으로는, 절연층이 피복된 이재 기판이나 완전히 절연된 이재 기판(예를 들면, 석영)에 옮겨지게 되는 완전히 반도체로 된 반도체층을 취하는 것이 가능하다.
세 번째 방법으로는, 반도체 웨이퍼 상의 절연체를 갖추고 이 웨이퍼 층을, 역시 절연체가 피복된 이재 기판에 혹은 완전히 절연된 기판으로 옮기는 것이 가능하다.
전술한 모든 경우에, 클리빙하여 옮긴 후에 이재 기판의 표면으로 층이 옮겨진 SOI 구조가 얻어지며, 이 층의 자유 표면은 클리빙 표면에 해당한다. 이때, 본 발명에 따라서, 이 클리빙 표면의 거칠기와 옮겨진 층 내 결함밀도를 감소시키는 공정을 사용하는 것이 잇점이 있다.
이들 결함은 여러 가지 기술(발명자 이름을 따라 "라이트(Wright)", "세코(Secco)", "심멜(Schimmel)" 기술들 등으로서 알려진)에 의해 알아 낼 수 있다. 세코 기술에 의해 드러나는 결함만을 이후에 고찰하도록 하겠다.
본 발명에 따른 공정의 몇몇의 실시예를 SOI 구조를 준비하는데 적용된, 구체적이지만 한정하는 것은 아닌 스마트-컷(등록상표) 공정의 배경하에서 이하 기술한다.
이러한 SOI 구조를 도 1a에 도식적으로 나타내었다. 이것은 실리콘으로 된 이재기판(2), 산화 실리콘으로 된 절연층(4) 및 이재기판(2) 상에 실리콘 박층(6)을 포함하는 기판(1)으로 구성된다.
절연층(4)은 이재기판(2)과 박층(6) 사이에 개재되어 있다. 이 절연층(4)은 이재기판(2) 및/또는 박층(6)을 산화하여 만들어 수 있다. 박층(6)을 클리빙하고 이재기판(2)으로 옮긴 후에, 이 박층(6)의 자유 표면은 줄이고자 하는 거칠기를 보이는 클리빙 표면(8)에 해당한다. 더구나, 어떤 두께에 걸쳐, 박층(6)은 이 클리빙 표면(8)으로부터 결함영역(12)을 나타낸다. 이들 결함들은 원자 주입 단계에서, 그리고 클리빙(예를 들면, 물질층을 쪼개는 것)함에 의해 생성될 수 있다. 이들 결함은 도 1에 삼각형 형태로 나타내었다. 이들을 이하 주입 및 클리빙 결함(21)이라 칭한다. 주입 및 클리빙 결함(21)의 발생에 대해서 도 2에 도식적으로 예시하였다. 어떤 에너지로 주입되는 원자들, 예를 들면, 수소 원자들은 주입면(10)에 관하여 어떤 깊이(Rp)로 표면 근처에 주입된 물질층에 분포하게 된다. 이 표면은 주입면(10)에 관하여 거리 x의 함수로서 물질층 내 주입된 원자의 농도N(x) 프로파일에서 최대값에 해당한다. 면(10)으로부터 거리 Rp에 놓여진, 상기 최대값으로 주입된 원자들의 농도 N(x)의 분포는 표면의 어느 측 상의 어떤 거리에 걸쳐 이 표면으로부터 점차 감소한다. 예를 들면, 300 nm로 수소의 주입에 있어서, 이 거리는 Rp의 어느 측에서 대략 80nm이다. 그러나, 도 2에 도시한 바와 같이, 주입면(10)부터 깊이 x의 함수로서 결함 밀도 D(x)는 이 주입면(10)에 관하여, 거리 Rp보단 작은 거리 De에 놓여 있다.
원하는 두께를 갖는 최종의 박층(6)을 유지하면서 높은 결함밀도 D(x)를 나타내는 물질의 양을 제거할 수 있기 위해서, 종래 기술의 공정들에 관련하여 채용될 때의 경우보다 스마트-컷(등록상표) 공정 동안 보다 큰 에너지로 원자들을 주입하는 것이 본 발명의 맥락에서 필요할 것이다.
쪼개짐은 주입된 면(10)부터 거리 Rp에 놓인 표면 근처에서 일어나기 때문에, 대다수의 결함(15, 21)은 이재기판(2)으로 옮겨진박층(6) 내에서 발견된다. "근처"라는 것은 거리 Rp에 놓인 깊이의 어느 측에 대략 똑같이 분포된 영역을 반드시 나타내는 것은 아님을 알아야 한다. 대신에 쪼개짐은 주입면(10)과 이 주입면(10)으로부터 거리 Rp에 놓인 표면 사이에 놓인 부분에서 주로 일어날 수 있다. 그러나, 대신에, 주입면(10)에 관하여, 주입면(10)으로부터 깊이 Rp에 놓인 표면을 넘어 놓인 부분에서 주로 일어날 수도 있다. 도 1a에 도시한 바와 같이, 클리빙 및 옮긴 후에, 주입면(10)은 매립된 상태에 있게 되고 클리빙 표면(8)은 자유표면이 된다. 이에 따라 클리빙 표면(8) 근처에 놓인 결함 영역(12)에서 주입 및 클리빙 결함(21)이 발견된다.
본 발명에 따른 공정의 제1 실시예에 따라서, 이것은 도 3에 공정 흐름도에 나타낸 단계들을 포함한다. 이 공정은 제1 희생 산화 단계(110)와, 이에 이어 연마 단계(200), 이에 이어 제2 희생 산화 단계(300)를 포함한다. 각각의 희생 산화 단계(100, 300)는 산화단계(110, 310) 및 이에 이은 환원 단계(120, 320)로 나뉘어 진다.
각각의 산화 단계(110, 310)는 700℃ 내지 1100℃의 온도에서 수행되는 것이 바람직하다. 산화(110, 310)는 건식 과정 혹은 습식 과정에 의해 수행될 수 있다. 건식 과정에 의해서, 산화(110, 310)는 예를 들면 산소 가스 하에서 기판을 가열함으로써 수행된다. 습식 과정에 의해서, 산화(310, 320)는 수증기로 채워진 분위기에서 기판(1)을 가열함으로써 수행된다. 건식과정 혹은 습식과정에 의해서, 산화 분위기에는 이 기술에 숙련된 자에게 알려진 종래의 방법들에 따라 염화수소산이 채어질 수도 있다.
습식과정은 결정구조에 이를테면 스택킹 폴트(stacking faults), "HF" 결함("HF" 결함은 불화수소산 조(bath) 내에서 SOI 구조를 처리한 후 이 SOI 구조의 매립된 산화층 내에 데코레이티브 할로(decorative halo)에 의해 드러난 결함에 부여된 명칭이다) 등의 결함을 거의 유발하지 않기 때문에 바람직하다.
각각의 환원 단계(120, 320)는 용액 내에서 수행되는 것이 바람직하다. 이 용액은 예를 들면 10 혹은 20%의 불화수소산 용액이다. 1000 내지 수 천 옹스트롬의 산화층을 제거하기 위해서, 기판(1)을 몇 분 동안 이러한 용액 내에 담그어 둔다.
이어서 기판(1)에 연마 단계(200)를 행한다. 이 연마(200)는 이 기술에 숙련된 자에게 공지된 기술에 따라 화학-기계식 과정에 의해 수행된다.
연마(200) 후에, 기판(1)에 제2 희생 산화(300)를 행한다. 이것은 제1 희생 산화(100)와 유사하다. 각각의 희생 산화 단계(100, 300)와 함께 연마(200)는 물질층 및 특히 결함 포함 물질층을 제거하에 기여한다.
이러한 공정 동안에 기판(1)의 변화를 도 1a 내지 도 1f에 도식적으로 나타내었다.
전술한 제1 산화 단계(10) 후에, 산화층(14)이 클리빙 표면(8) 근처에 형성된다(도 1b). 이 산화층(14)을 보다 상세히 도 4에 도시하였다. 두께 E0인 이 산화층(14)은 산화된 실리콘에 상응하는 것보다 체적이 크다. 클리빙 표면(8) 위치의 표시를 도 4에 점선으로 나타내었다. 절연층(4)과 산화층(14) 사이에 잔류한 실리콘 박층(6)의 두께 E1와 상기 산화층(14)의 두께 E0와의 합은 산화하기 전에 실리콘 박층(6)의 두께 E2보다 큼에 유의한다.
제1 산화 단계(110) 후에, 산화층(14) 제거를 목표로 한 환원 단계(120)를 기판(1)에 적용한다.
제1 희생 산화(100)의 결과로, 결함영역(12)은 대부분 제거되나 완전하게 제거되지는 않는다. 더구나, 이러한 제1 희생 산화(100)에 의해 클리빙 표면(8)의 초기 거칠기가 감소될지라도, 거칠기는 여전히 너무 크게 남아있다(도 1c).
이에 따라 기판(1)에 연마단계(200)를 행한다.
도 1d에 도시한 바와 같이, 연마(200)에 의해서 박층(6)의 자유 표면의 거칠기를 더 감소시킬 수 있게 된다. 이러한 연마 단계(200)의 결과로, 거칠기는 매우 낮다. 원자 현미경으로 측정하였을 때, 거칠기는 1Årms 정도이다(rms는 "자승 평균 평방근"의 약어임).
그러나, 화학-기계식 연마는 물질층의 어떤 깊이에 걸쳐, 연마된 표면(17) 밑에 가공 경화 결함(15)을 야기한다.
가공 경화는 예를 들면 기판(1) 상에 연마 패드의 압력, 이 패드의 마모 등과 같은 파라미터의 변화에 좌우된다. 가공 경화 결함(15)은 현미경(예를 들면, 원자 현미경) 검사로 표면에서, 세코형 표시 방법으로 표시될 수 있는 결정 결함들의 정렬들로 구성되는 스크래치 형태로 된 것을 볼 수 있다. 그러나, 연마에 의해 발생된 이들 가공 경화 결함(15) 외에, 아직도 주로 주입 및 클리빙 결함(21)이 남아있다. 이들 결함을 모두 함께 도 5에 도시하였다. 연마에 의해 발생된 가공 경화 결함(15)은 점선으로 표시하였고, 제1 희생 산화(100) 및 연마(200)에 남아있는 주입 및 클리빙 결함(21)은 삼각형으로 나타내었다.
이어서 연마(200)로 인해 발생된 결함(15)과 클리빙 후에 박층(6)의 남아있는 주입 및 클리빙 결함(21)을 포함하는 물질층을 제거할 목적으로 기판(1)에 제2 희생 산화(300)를 행한다(도 1d 및 도 1f).
이 제2 희생 산화(300)는 제1 희생산화와 유사하다. 그러나, 연마된 표면부터 시작해서, 환원 단계(320) 후의 박층(6)의 자유 표면은(도 1f) 만족할만한 거칠기를 나타낸다.
이러한 본 발명에 따른 공정의 제1 실시예의 결과로, 박층(6)에 결함농도가 크게 감소된 SOI구조의 기판(1)이 얻어진다.
도 6에 도시한 본 발명에 따른 공정의 제2 실시예에 따라서, 각각의 희생 산화는 기판(10)의 어닐링 단계(130, 330)를 포함한다.
본 발명에 따른 공정의 제1 실시예와 같이, 이 제2 실시예를 SOI 구조의 제조에 적용되는 스마트-컷(등록상표) 공정과 더불어 이하 기술한다.
"어닐링"이라는 용어는 작용층(6)의 물질의 질을 향상시키고자 하는 어떤 열적 조작을 나타낸다. 이 어닐링(130, 330)은 일정 온도 혹은 가변온도에서 수행되는 열 처리일 수 있다. 후자의 경우, 어닐링(130, 330)은 예를 들면 두 개의 값 사이의 온도 내에서 온도를 점차 증가시키거나, 두 온도 사이의 범위 내에서 순환 반복하는 등에 의해 수행될 수 있다.
어닐링(130, 330)은, 적어도 부분적으로, 1000℃보다 큰 온도에서, 특히 대략 1100-1200℃에서 수행되는 것이 바람직하다.
어닐링(130, 330)은 비산화 분위기 하에서 수행되는 것이 바람직하다. 이러한 분위기는 아르곤, 질소, 수소 등을 포함하거나 이들 가스가 혼합된 혼합가스를 포함할 수 있다. 어닐링(130, 330)은 진공 하에서 수행될 수 있다. 결국, 어닐링(130, 330) 동안 박층(6)의 나머지를 보호하고, 전술한 피팅 현상을 피하기 위해서, 각각의 희생 산화(100, 300)의 산화 단계(110, 310)는 어닐링 단계(130, 330) 전에 수행되는 것이 바람직하다. 본 발명에 따른 공정의 잇점을 제공하는 대안이 되는 형태에 따라서, 산화는 어닐링(130, 330) 온도가 상승하기 시작할 때 시작하여 이 어닐링이 끝나기 전에 종료한다.
기판(1)의 제조 및 준비를 위한 공정 중 선행 단계들 동안에 박층(6)에 발생된 결함의 수선(repair)은 기판(1)을 어닐링(130, 330)하는 단계에 의해서 가능하게 된다. 특히, 어닐링 단계(130, 330)는 각각의 산화층(14)의 형성 단계 중에 박층(6)에 발생된 이를테면 스택킹 폴트, HF 결함, 등의 결정 결함들이 이러한 어닐링에 의해 수선되게 하는 시간동안 및 온도에서 수행될 수 있다.
이러한 어닐링 단계(130, 330)는 스마트-컷(등록상표) 공정 중에 옮겨진 박층(6)과 이의 이재기판(2) 간 본딩 인터페이스를 강화시키는 잇점을 또한 나타낸다.
박층(6) 내 잔류한 결함 밀도는 여기서, 도 6에 도시한 본 발명에 따른 공정의 대안 형태에 의해 기판(1)의 처리 후 다시 크게 감소된다.
특히 제2 희생산화(300)에 의한 전기적 특성의 향상을 비교하기 위해서 전기적 측정을 수행하였다. 이를 위해서, 도 7에 도시한 바와 같이, 제2 희생산화(300)가 적용되거나 적용되지 않은 기판들(1)의 박층(6)의 자유표면 상에 용량성 구조들을 형성하였다.
양쪽 경우, 용량성 구조는 게이트 산화층을 가장한 것이다. 이것은 박층(6)의 자유표면 상에 형성되는 절연 산화층(11) 및 이 절연 산화층(11) 상에 배치된 전극(13)으로 구성된다.
이들 용량성 구조들에 대해 측정된 브레이크다운 전압을, "무결함" 물질층, 즉 주입이나 클리빙이 행해지지 않은 물질층 상에 형성한 용량성 구조들에 대해 측정된 것과 비교하였다. 이때, 제2 희생 산화(300)가 행해지지 않았거나 50nm의 산화층을 형성하여 제거하는 제2 희생산화(300)가 행해진 SOI 구조 상에 형성된 용량성 구조들은 "무결함" 물질층 상에 형성한 용량성 구조보다 파괴(브레이크다운) 빈도가 더 높게 나타난 반면, 200nm의 산화층을 형성하여 제거하는 제2 희생 산화(300)가 행해진 SOI 구조 상에 형성한 용량성 구조는 "무결함" 물질층 상에 형성한 용량성 구조의 것에 비견되는 파괴(브레이크다운) 빈도를 나타냄을 알았다. 파괴 빈도라는 것은 전술한 용량성 구조에, 테스트 하는 동안 예기치 않게 통상의 사용조건과 동일한 조건 하에서 어떤 빈도를 갖고 브레이크다운이 관측되는 사실을 포괄한다. 즉, 200nm의 산화층을 형성하고 제거하는 제2 희생 산화(300)가 행해진 물질층 상에 형성된 용량성 구조가 파괴되는 것은 "무결함" 물질 상에 형성되는 용량성 구조가 파괴되는 것과 같다.
이것은 충분한 두께의 물질층을 제거하는 어닐링(330)을 포함한 제2 희생 산화(300)의 본 발명에 따른 공정이 행해진 후 박층(6)은 더 이상 결함을 나타내지 않음을 보여준다.
이 기술에 숙련된 자에게 공지된 세코형 용액에 의해 결함밀도를 표시하여 결함밀도를 판정할 수 있다. 이에 따라, 4000Å의 산화 실리콘 상에 2000Å의 실리콘으로 구성된 SOI 구조로부터 시작하여, 세코형 용액으로 결함을 표시하는 표준기술을 도 8에 도시하였다. 이것은,
- 결함 부위에 대응하는 구멍(19)이 절연층(4) 상에 개방될 때까지 박층(6)으로부터 1100 내지 1900Å의 실리콘을 에칭하기 위해서 보다 신속하게는 물질층내 결정 결함에서 이 박층(6)을 선택적으로 에칭하기 위해서 세코형 용액 내에 기판(1)을 12 내지 23초 동안 담그는 것으로 구성되는 단계 A;
- 상기 단계에서 형성된 구멍(19)을 절연층(4) 내에서 넓힘으로써 이들 구멍을 에칭하기 위해서 불화수소산 용액에 기판(1)을 담그는 것으로 구성되는 단계 B;
- 박층(6)의 나머지를 제거하고 이재기판(2) 안으로 구멍(19)이 이어지게 세코형 용액에 기판(1)을 다시 담그는 것으로 구성되는 단계 C;
- 절연층(4)을 완전히 제거하기 위해서 불화수소산 용액에 기판(1)을 다시 담그는 것으로 구성되는 단계 D를 포함한다.
이재기판(2)에 남게 된 구멍들(19)은 현미경으로 셀 수 있을 만큼 충분 크다.
단계 A 후에 남게 된 박층(6)의 두께는 전술한 기술에 의해 결함밀도의 판정이 두께에 매우 민감하기 때문에 특히 잘 제어되어야 함에 유의해야 한다.
도 9는 본 발명에 따른 공정에 따라 어닐링(330)을 동반한 제2 희생산화(300)가 행해지거나 행해지지 않은 기판(1) 상에 단계 A 후에 남은 박층(6)의 두께의 함수로서 표시된 구멍(19)의 카운트치를 나타낸 것이다. 구체적으로, 각각의 점은 단계 A 후의 박층(6)의 두께마다 현미경으로 결정된 결함밀도에 대응하므로, 박층(5)의 두께가 얇을수록 보다 많은 결함이 표시됨을 알 수 있다. 이에 따라, 박층(6)의 전체 두께에 걸쳐 일정한 한 분량의 결함들에 의한 밀도에 대해서, 대응하는 곡선은 단계 A 후의 박층(6)의 두께에 대해 큰 값들쪽으로 감소하게 된다.
위쪽의 곡선은 3650Å의 옮겨진 박층(6)을 가진 기판(1)에 대해 어닐링을 함께 한 희생산화를 행하고(650Å의 박층을 제거) 전술한 세코 기술 처리 전에, 연마를 행하여(950Å의 박층(6)을 제거) 2050Å의 박층(6)이 되게 한 기판에 대해 수행된 측정에 대응한다. 단계 A 후의 박층(6)의 두께에 대해 낮은 값쪽으로 급격한 이동이 이 곡선에서 관찰된다. 이것은 연마(200)에 의해 유발된 표면 결함을 나타낸다.
아래쪽 곡선은 4300Å의 옮겨진 박층(6)을 가진 기판(1)에 대해 전술한 세코 기술 처리 전에, 어닐링을 함께 한 제1 희생산화(100)(650Å의 박층을 제거)와, 이에 이은 연마(200)(950Å의 박층(6)을 제거)와, 2050Å의 박층(6)이 되게 어닐링(300)을 함께 한 제2 희생산화(650Å의 박층(6)을 제거)를 포함하는 본 발명에 따른 공정이 행해진 기판에 대해 수행된 측정에 대응한다. 위쪽 곡선에서 나타나는 단계 A 후의 박층(6)의 두께에 대해 낮은 값 쪽으로 급격한 이동은 사라진 것을 알 수 있다. 그러므로, 기판(1)이 본 발명에 따른 공정이 행해진 후에 작용층(6) 내 연마(200)에 의해 야기되는 결함(15)을 더 이상 없다. 아래쪽 곡선의 베이스 레벨은 위쪽의 곡선의 베이스 레벨 미만의 크기의 대략 1 자리수에 놓여 있음에 유의한다. 이것은 주입과 클리빙에 의해 비롯된 잔류 결함은 본 발명에 따른 공정에 의해 보다 잘 제거되었다는 사실로 돌릴 수 있다.
본 발명에 따른 공정이 행해진 기판(1)에 대해 측정된 세코 결함의 표면 밀도는 존속된 박층(6) 두께의 전체 범위에 걸쳐 5 x 102cm-2미만이다.
이와 같이, 스마트-컷(등록상표) 공정에 의해 SOI 기판(1)을 준비하는 경우, 5 x 102cm-2보다 큰 세코 결함의 표면밀도에 상응하는 결함밀도를 포함하는 연마(200)에 의해 발생된 결함을 포함하는 실리콘층은 박층(6)이 예를 들면 낮은 결함밀도를 가진 실리콘 박층을 가진 기판에서 비롯된 것일 때 제2 희생 산화(300)에 의해 효과적으로 제거될 것이다.
예를 들어, 수소 하에 어닐링된 실리콘, 혹은 소위 "저(low) COPs("Crystal Originated Particles"의 약어)" 실리콘, 즉 저밀도 "COPs"이 결함의 실리콘, 혹은 저 수순의 "COPs" 결함을 가진 FZ 혹은 CZ 실리콘으로 된 에피택셜 성장된 박층의 실리콘에 의해서도 유사한 결과들이 얻어질 것이다.
의외로, 더욱이 전술한 본 발명에 따른 공정의 제2 실시예에 따라서, 절연체(4)를 형성하는 매립 산화층 및 박층(6)의 소위 "에지 폴(edge fall) 현상을 제거하는 것이 가능함이 알게 되었다. 이러한 에지 폴 현상은 매립 산화층 및 박층(6)으로부터 비롯되는 분진(debris) 및 입자들의 탈거에 의해 제2 희생 산화(300)를 포함하지 않는 종래 기술의 스마트-컷(등록상표) 유형의 공정들에 의해 준비되는 SOI 기판들(1)에서 발생한다. 이것은 도 10a에 도시한 바와 같이 절연체(4)를 형성하는 매립 산화층과 박층(6)이 제1 희생 산화(100) 후에 기판(1)의 에지에 가까운 곳에서 경사상의 외양을 나타내기 때문이다. 이들 층(4, 6) 각각의 끝부분, 특히 옮겨진 박층(6)의 끝부분은 이들 기판(1) 상에 전자부품 혹은 광전자 부품의 제조시 각종의 기술적 단계들 동안 기판(1)으로부터 분리시킬 수 있다.
그러나, 도 10b에 도시한 바와 같이, 제2 희생산화(300) 후에, 특히 박층(5)의 끝부분에, 절연층(4)을 형성하는 매립 산화층에 이어진 산화물이 형성된다. 기본적으로 이것은 하지의 절연체(4)를 형성하는 매립 산화물로부터 부서지기 쉬워 쉽게 떨어질 수 있는 박층(6)의 에지에 끝부분이 존재하게 되는 것을 피하게 할 수 있게 한다.
전술한 본 발명에 따른 공정의 제1 및 제2 실시예는 "스마트-컷(등록상표)" 공정에 의해 얻어지는 SIO의 박층(6)의 질을 향상시키는 것을 목적으로 한 적용에 관계된 것이다. 특히, 4000Å의 산화 실리콘으로 된 절연층(4) 상에 대략 2000Å의 실리콘으로 된 박층(6)으로 구성되는 SOI 구조에 본 발명의 적용하는 맥락에서 본 발명에 따른 공정의 제2 실시예에 대해 설명하였다. 이 두께의 박층(6)을 얻기 위해서는 70 내지 100 keV 범위의 에너지로 수소 원자를 주입하는 것이 바람직하다. 보다 두꺼운 층(6)을 얻기 위해서는 이들 원자를 보다 깊게, 즉 보다 높은 에너지로 주입하는 것이 필요할 것이다. 그러나, 원자들이 보다 깊게 주입되면 될 수록, 층(6) 내에 이들 원자 농도의 분포가 더욱 퍼지게 될 것이며 주입에 관계된 결함 밀도도 더 퍼지게 될 것이다. 본 발명에 따른 공정에 의해 제거될 결함 포함 물질층의 두께가 더 커지게 될 것이다. 그러므로 언급한 두께는 결코 제한이 없다.
본 발명에 따른 공정은 다른 적용의 맥락에서 채용될 수 있음을 알 것이다. 일반적으로, 본 발명에 따른 공정은 하지의 물질층의 질을 유지하면서 표면층을 제거하고자 할 때마다 유용하다. 어닐링 단계(130, 330)을 포함하는 공정의 실시예에서 전술한 바와 같이, 어닐링은 상기 하지 물질층의 질을 향상시키는 것을 가능하게 할 수 있는 수선 효과를 가질 수 있다.
본 발명에 따른 공정은 예로서 실리콘의 경우를 취함으로써 위에 기술되었지만 위에 개시된 것은 실리콘 이외의 물질들, 특히 다른 반도체 물질들에 전적으로 적용될 수 있음을 알아야 한다.
각각의 희생 산화가 기판을 어닐링하는 단계를 포함하는 본 발명에 따른 공정의 실시예의 예를 앞에 기술하였다. 그러나, 희생 산화들 중 단지 하나만 어닐링 단계를 포함한다면 본 발명의 범위에서 벗어나지는 않은 것임을 알아야 한다. 이에 따라, 본 발명에 따른 공정의 다른 구현 예들에 따라서, 단지 제1 혹은 제2 희생 산화만이 전술한 것과 유사한 어닐링 단계를 포함한다.

Claims (9)

  1. 기판들의 면들 중 적어도 한 면 상에 적어도 부분적으로 산화가능한 물질층으로 구성된 작용층(6)을 포함하는 마이크로 전자 부품 혹은 광전자 부품용의 상기 기판들(1)의 처리를 위한 방법에 있어서,
    각 기판(1)의 어떤 표면 두께에 걸쳐 상기 작용층(6)을 구성하는 물질층을 제거하기 위한 제1 희생 산화 단계(100),
    상기 제1 희생 산화 단계(100)가 행해진 면을 연마하는 단계(200), 및
    상기 연마된 면(17) 상에 상기 작용층(6)을 구성하는 물질층을 다시 제거하기 위한 제2 희생 산화 단계(300)를 포함하는 것을 특징으로 하는 기판 처리 방법.
  2. 제1항에 있어서, 상기 제1 희생 산화 단계(100)는 결함 포함 물질층의 두께의 적어도 일부에 걸쳐 상기 산화가능 물질층을 산화하는 단계(110)와, 이에 따라 산화된 물질층을 환원(deoxidation)하는 단계(120)를 포함하는 것을 특징으로 하는 기판 처리 방법.
  3. 전술한 청구항 중 어느 한 항에 있어서, 상기 제2 희생 산화 단계(300)는 상기 연마 단계(200)로 결함들이 유발된 물질층의 어떤 두께에 걸쳐 상기 산화가능 물질층을 산화하는 단계(310)와, 이와 같이 산화된 물질층을 환원하는 단계(320)를포함하는 것을 특징으로 하는 기판 처리 방법.
  4. 제2항 또는 제3항에 있어서, 적어도 한 희생 산화 단계(100, 300)는 상기 기판(1)을 어닐링하는 단계(130, 330)를 더 포함하는 것을 특징으로 하는 기판 처리 방법.
  5. 제4항에 있어서, 각각의 희생 산화 단계(100, 300)의 각각의 산화 단계(110, 310)는 상기 어닐링 단계(130, 330) 종료 전에, 상기 기판(10)의 나머지를 보호하는 산화층(14)을 형성할 수 있는 것을 특징으로 하는 기판 처리 방법.
  6. 전술한 청구항 중 어느 한 항에 있어서, 100Å보다 큰 두께, 바람직하게는 400Å 내지 1000Å의 두께에 걸쳐, 상기 제2 희생 산화 단계(300)에 의해 물질층을 제거하는 것을 특징으로 하는 기판 처리 방법.
  7. 전술한 청구항 중 어느 한 항에 있어서, 반도체 웨이퍼의 면 밑의 주입 영역에 원자들을 주입하는 단계, 주입이 행해진 웨이퍼의 면을 이재기판(2)에 밀착시키는 단계, 및 상기 이재기판(2)에 상기 웨이퍼 부분을 옮기고 상기 이재기판 상에 박층 혹은 반도체층을 형성하기 위해서 상기 주입 영역의 레벨에서 상기 웨이퍼를 클리빙하는 단계를 포함하고, 연이어 이 박층 혹은 반도체층에 상기 제1 및 제2 희생 산화 단계(100, 300)와 연마 단계(200)가 행해지는 것을 특징으로 하는 기판 처리 방법.
  8. 전술한 청구항 중 어느 한 항에 있어서, 상기 작용층(6)은 실리콘으로 만들어진 것을 특징으로 하는 기판 처리 방법.
  9. 제8항에 있어서, 5 x 102cm-2보다 큰 세코(Secco) 결함의 표면밀도에 대응하는 결합 밀도를 포함하는 실리콘층은 상기 제2 희생 산화 단계(300)에 의해 제거되는 것을 특징으로 하는 기판 처리 방법.
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MY (1) MY125775A (ko)
TW (1) TW530378B (ko)
WO (1) WO2001015218A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101519643B1 (ko) * 2009-03-18 2015-06-19 소이텍 절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2842648B1 (fr) * 2002-07-18 2005-01-14 Commissariat Energie Atomique Procede de transfert d'une couche mince electriquement active
JP4684650B2 (ja) 2002-08-12 2011-05-18 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 薄層を形成する方法、犠牲酸化によって厚みを補正するステップを含む方法、及び関連する機械
FR2843487B1 (fr) * 2002-08-12 2005-10-14 Procede d'elaboration de couche mince comprenant une etape de correction d'epaisseur par oxydation sacrificielle, et machine associee
US6908774B2 (en) 2002-08-12 2005-06-21 S.O. I. Tec Silicon On Insulator Technologies S.A. Method and apparatus for adjusting the thickness of a thin layer of semiconductor material
FR2843486B1 (fr) * 2002-08-12 2005-09-23 Soitec Silicon On Insulator Procede d'elaboration de couches minces de semi-conducteur comprenant une etape de finition
JP4382438B2 (ja) * 2002-11-14 2009-12-16 株式会社東芝 半導体ウェーハの検査方法、半導体装置の開発方法、半導体装置の製造方法、および半導体ウェーハ処理装置
FR2849269B1 (fr) * 2002-12-20 2005-07-29 Soitec Silicon On Insulator Procede de realisation de cavites dans une plaque de silicium
FR2852143B1 (fr) 2003-03-04 2005-10-14 Soitec Silicon On Insulator Procede de traitement preventif de la couronne d'une tranche multicouche
FR2855909B1 (fr) 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
DE10326578B4 (de) * 2003-06-12 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer SOI-Scheibe
EP1571241A1 (en) 2004-03-01 2005-09-07 S.O.I.T.E.C. Silicon on Insulator Technologies Method of manufacturing a wafer
JP4407384B2 (ja) * 2004-05-28 2010-02-03 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
KR100914898B1 (ko) * 2004-12-28 2009-08-31 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법
DE602004022882D1 (de) * 2004-12-28 2009-10-08 Soitec Silicon On Insulator Ner geringen dichte von löchern
FR2884647B1 (fr) * 2005-04-15 2008-02-22 Soitec Silicon On Insulator Traitement de plaques de semi-conducteurs
FR2893446B1 (fr) * 2005-11-16 2008-02-15 Soitec Silicon Insulator Techn TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE
FR2895563B1 (fr) * 2005-12-22 2008-04-04 Soitec Silicon On Insulator Procede de simplification d'une sequence de finition et structure obtenue par le procede
JP2008028070A (ja) * 2006-07-20 2008-02-07 Sumco Corp 貼り合わせウェーハの製造方法
DE112008000862T5 (de) * 2007-03-30 2010-03-11 Microstaq, Inc., Austin Vorgesteuertes Mikroschieberventil
WO2008121365A1 (en) * 2007-03-31 2008-10-09 Microstaq, Inc. Pilot operated spool valve
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
FR2934925B1 (fr) * 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
JP2011530683A (ja) 2008-08-09 2011-12-22 マイクラスタック、インク 改良型のマイクロバルブ・デバイス
EP2161741B1 (en) 2008-09-03 2014-06-11 Soitec Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density
EP2368264A1 (en) * 2008-11-26 2011-09-28 MEMC Electronic Materials, Inc. Method for processing a silicon-on-insulator structure
US8540207B2 (en) 2008-12-06 2013-09-24 Dunan Microstaq, Inc. Fluid flow control assembly
WO2010117874A2 (en) 2009-04-05 2010-10-14 Microstaq, Inc. Method and structure for optimizing heat exchanger performance
US20120145252A1 (en) 2009-08-17 2012-06-14 Dunan Microstaq, Inc. Micromachined Device and Control Method
EP2474995B1 (en) * 2009-09-04 2014-04-30 Shin-Etsu Handotai Co., Ltd. Method for manufacturing soi wafer
CN102812538B (zh) * 2010-01-28 2015-05-13 盾安美斯泰克股份有限公司 用以促进接合的重调节半导体表面的方法
WO2011094300A2 (en) 2010-01-28 2011-08-04 Microstaq, Inc. Process and structure for high temperature selective fusion bonding
US9142782B2 (en) 2010-06-25 2015-09-22 Cambridge Display Technology, Ltd. Organic light-emitting material, device and method
GB2499969A (en) 2010-06-25 2013-09-11 Cambridge Display Tech Ltd Composition comprising an organic semiconducting material and a triplet-accepting material
US8996141B1 (en) 2010-08-26 2015-03-31 Dunan Microstaq, Inc. Adaptive predictive functional controller
JP5927894B2 (ja) 2011-12-15 2016-06-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US8925793B2 (en) 2012-01-05 2015-01-06 Dunan Microstaq, Inc. Method for making a solder joint
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
US9140613B2 (en) 2012-03-16 2015-09-22 Zhejiang Dunan Hetian Metal Co., Ltd. Superheat sensor
JP5096634B2 (ja) * 2012-06-14 2012-12-12 ソイテック 低いホール密度を有する薄層を得るための方法
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
US9188375B2 (en) 2013-12-04 2015-11-17 Zhejiang Dunan Hetian Metal Co., Ltd. Control element and check valve assembly
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6601119B2 (ja) * 2015-10-05 2019-11-06 株式会社Ｓｕｍｃｏ エピタキシャルウェーハ裏面検査装置およびそれを用いたエピタキシャルウェーハ裏面検査方法
FR3103055A1 (fr) * 2019-11-08 2021-05-14 Soitec Procédé de finition d’une couche semi-conductrice monocristalline transférée sur un substrat receveur
FR3133104A1 (fr) * 2022-02-28 2023-09-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de collage par activation de surface par bombardement d’ions ou d’atomes d’une première surface d’un premier substrat à une deuxième surface d’un deuxième substrat

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911631A (ja) 1982-07-12 1984-01-21 Nec Corp 半導体装置の製造方法
JPS6278829A (ja) 1985-09-30 1987-04-11 Mitsubishi Electric Corp 半導体装置の製造方法
DE3677735D1 (de) * 1985-12-17 1991-04-04 Max Planck Gesellschaft Verfahren zur herstellung von halbleitersubstraten.
DE69127582T2 (de) * 1990-05-18 1998-03-26 Fujitsu Ltd Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5589422A (en) * 1993-01-15 1996-12-31 Intel Corporation Controlled, gas phase process for removal of trace metal contamination and for removal of a semiconductor layer
JPH07183477A (ja) * 1993-12-22 1995-07-21 Nec Corp 半導体基板の製造方法
JP3078720B2 (ja) * 1994-11-02 2000-08-21 三菱電機株式会社 半導体装置およびその製造方法
US5696020A (en) * 1994-11-23 1997-12-09 Electronics And Telecommunications Research Institute Method for fabricating semiconductor device isolation region using a trench mask
JPH08250469A (ja) 1995-03-08 1996-09-27 Hitachi Ltd プラズマエッチング装置
JPH09260620A (ja) * 1996-03-25 1997-10-03 Shin Etsu Handotai Co Ltd 結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ
JP3602679B2 (ja) * 1997-02-26 2004-12-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPH10275905A (ja) 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
JPH1197379A (ja) * 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JP3324469B2 (ja) 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3451908B2 (ja) 1997-11-05 2003-09-29 信越半導体株式会社 Ｓｏｉウエーハの熱処理方法およびｓｏｉウエーハ
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
SG71903A1 (en) * 1998-01-30 2000-04-18 Canon Kk Process of reclamation of soi substrate and reproduced substrate
FR2777115B1 (fr) 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
US6221774B1 (en) 1998-04-10 2001-04-24 Silicon Genesis Corporation Method for surface treatment of substrates
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP2000022159A (ja) * 1998-07-02 2000-01-21 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2002022159A (ja) 2000-07-07 2002-01-23 Matsushita Electric Ind Co Ltd 一酸化炭素の検知装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101519643B1 (ko) * 2009-03-18 2015-06-19 소이텍 절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법

Also Published As

Publication number Publication date
JP2003510799A (ja) 2003-03-18
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