KR101519643B1 - 절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법 - Google Patents

절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법 Download PDF

Info

Publication number
KR101519643B1
KR101519643B1 KR1020117017342A KR20117017342A KR101519643B1 KR 101519643 B1 KR101519643 B1 KR 101519643B1 KR 1020117017342 A KR1020117017342 A KR 1020117017342A KR 20117017342 A KR20117017342 A KR 20117017342A KR 101519643 B1 KR101519643 B1 KR 101519643B1
Authority
KR
South Korea
Prior art keywords
substrate
sacrificial oxidation
oxide
thickness
silicon
Prior art date
Application number
KR1020117017342A
Other languages
English (en)
Other versions
KR20110096178A (ko
Inventor
왈테르 슈와르젠바흐
세바스티엥 케르딜르
파트릭 레이노
뤼도뷕 에카르노
에릭 네이레
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20110096178A publication Critical patent/KR20110096178A/ko
Application granted granted Critical
Publication of KR101519643B1 publication Critical patent/KR101519643B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Abstract

본 발명은 절연체-위-실리콘 SOI 타입의 기판(1)에 대한 마감 방법에 관한 것이다. 상기 기판(1)은 활성 실리콘층(4)과 실리콘으로 된 지지층(2) 사이에 매립된 산화물층(3)을 포함한다. 상기 마감 방법은 a) 상기 기판(1)의 급속 열 어닐링(RTA) 단계, b) 상기 기판의 활성층(4)의 희생 산화 단계, c) 단계 (b)로부터 얻어진 상기 기판을 급속 열 어닐링(RTA)하는 단계, d) 단계 (c)를 거친 기판(1')의 상기 활성층(4')의 희생 산화 단계의 연속 단계들인 마감 단계들의 적용을 포함한다. 본 방법은 상기 희생 산화 단계 b)가 제 1 산화물 두께(5)를 제거하도록 수행되고, 상기 희생 산화 단계 d)가 제 1 산화물 두께(5)보다 얇은 제 2 산화물 두께(6)를 제거하도록 수행되는 특징이 있다.

Description

절연체-위-실리콘 ＳＯＩ 타입의 기판을 위한 마감 방법{Finishing method for a substrate of “silicon-on-insulator” SOI type}
본 발명은 당 기술분야에 통상의 지식을 가진 자에게 SOI의 약칭으로 알려진 절연체-위-실리콘(silicon-on-insulator) 기판들의 제조 분야에 속한다.
SOI 기판은 실리콘으로 된 지지 기판과 "활성층"이라고 불리는 실리콘 박막 사이에 매립된 산화막을 포함한다. 상기 활성층은 이 층 위에 또는 이 층 내에 부품들, 특히 전자 부품, 광학 부품, 및/또는 광-전자 부품이 제조되기 때문에 활성층이라고 불린다.
일반적으로 SOI 기판은 다음의 주요 단계들을 이용하는 층 전달 공정에 의하여 얻어진다.
- 실리콘 도너 기판 및/또는 실리콘 수용 기판 위에 산화물층을 형성하는 단계;
- 앞서 언급된 전달될 상기 활성층을 한정하는 취화 영역(area of embrittlement)을 상기 도너 기판 내에 형성하는 단계;
- 상기 산화물층이 상기 도너 기판과 상기 수용 기판의 접합 계면에 위치하도록 상기 도너 기판과 상기 수용 기판을 함께 접합시키는 단계;
- 상기 취화 영역을 따라 상기 도너 기판을 분할하는 단계 및 상기 수용 기판 위로 상기 활성 실리콘층을 전달하는 단계.
상기 전달 공정의 한 예는 SMARTCUT?? 공정이며, 상기 SMARTCUT?? 공정에 관한 설명은 "Silicon-On-Insulator Technology: Materials to VLSI, 2nd Edition", by Jean-Pierre Colinge, "Kluwer Academic Publishers", 50-51쪽에서 찾을 수 있다. 이 경우에 있어서, 상기 취화 영역의 형성은 원자 및/또는 이온종들의 주입에 의하여 이루어진다.
이러한 약화된 영역은 다공성 영역으로 구성될 수도 있다.
도너 기판과 수용 기판 중의 어느 하나가 산화물층으로 코팅되고, 상기 도너 기판을 상기 수용 기판 위에 접합시키는 단계; 및 그런 다음, 앞서 언급된 상기 활성층에 대응되는 반도체 박막을 상기 수용 기판 위에 유지하도록 상기 도너 기판의 두께를 도너 기판의 뒷면을 통하여 감소시키는 단계로 구성되는 방법을 사용하는 것도 가능하다.
상기 SOI 기판이 얻어지는 방법과는 무관하게, 이러한 전달 및 접합 단계들을 거친 후에 얻어지는 상기 구조물에 대하여 마감 처리가 이루어질 수 있다. 상기 마감 처리는, 예를 들면, 연마(polishing), 평탄화(planarization), 세정(cleaning), 평활화(smoothing) 및 박막화(thinning) 단계를 포함할 수 있다.
이러한 상이한 마감 단계들의 목적은 활성 실리콘층이 원하는 최종 두께를 갖도록 하고 접합 계면을 안정화시키기 위하여 상기 활성 실리콘층의 조도(roughness)를 현저하게 개선하는 것이다.
SOI 타입의 기판에 대한 이들 마감 단계들 중 종종 사용되는 방법은 급속 열 어닐링(rapid thermal annealing, RTA)에 의하여 수행되는 평활화 단계이다.
RTA는 예를 들면, 수소 및/또는 아르곤과 같이 중성 또는 환원 분위기의 고온에서 단시간 동안 수행된다. 한 예로서, SOI 기판에 있어서 상기 RTA는 1200 ℃의 오더(order)를 갖는 온도에서 3분 미만의 시간 동안 수행될 수 있다.
상기 활성 실리콘층의 고주파 조도를 개선하기 위하여 수행되는 RTA 타입의 이러한 어닐링은 기판의 가장자리를 캡슐화하는 효과를 갖고 그에 의하여 매립 산화물을 보호하는 것으로도 알려져 있다. 이러한 점에 있어서, 본 출원인의 특허 FR 2 852 143을 참조할 수 있다.
RTA는 종종 하나 이상의 희생 산화 단계들과 결합된다.
희생 산화 단계는 산화 단계 및 그에 뒤이어 상기 산화 단계에서 형성된 산화물의 환원(de-oxidation) 단계로 구성된다.
일반적으로 상기 산화 단계는 습식 또는 건식 공정에 의한 열처리를 이용하여 수행된다. 그 결과 상기 SOI 기판의 활성 실리콘층의 자유 표면 위에 산화물층이 형성된다.
앞서 형성된 표면 산화물을 제거하고 상기 활성 실리콘층의 두께를 감소시킴으로써 상기 활성 실리콘층을 원하는 최종 두께로 만들기 위하여, 일반적으로 상기 환원 단계는 산화된 상기 SOI 기판을 산의 배스(bath)에 침지시킴으로써 수행된다.
예를 들면 SOI 타입 기판과 같이 그 마감 단계가 급속 열 어닐링(RTA)/희생 산화 시퀀스의 사이클의 적어도 하나를 포함하는 기판에 대한 처리 방법이 문서 WO 2006/070220에 알려져 있다.
FR 2 852 143 WO 2004/079801 WO 2006/070220
Jean-Pierre Colinge, Silicon-On-Insulator Technology: Materials to VLSI, 2nd Edition, Kluwer Academic Publishers.
그러나, 본 문서에서 사용되는 방법의 주된 목적은 상기 기판의 활성층의 표면 내부로 개구된 홀(hole)들의 밀도를 감소시키는 것이며, 이는 이러한 홀들이 주요 결함들에 상당하기 때문이다. 본 문서에서 제안된 해법은 상기 전달되는 층을 마감 처리하기 전에 상기 전달되는 층의 두께를 증가시키는 것으로만 구성된다. 본 문서는 상기 기판 표면의 입자 오염의 문제는 다루지 않는다.
그러나, 얻어진 최종 SOI 기판의 품질을 저하시키는 입자 오염과 관련된 결함도(defectiveness)를 제한하는 것이 바람직할 것이다.
이러한 입자 오염은 당 기술분야에서 통상의 지식을 가진 자에게 "플레이킹(flaking)"으로 알려진 현상과 관련이 있다.
이러한 결함은 통상 세정 및/또는 화학 식각 공정 동안 상기 SOI 기판의 표면 가장자리의 박리(delamination)에 기인한다. 이것은 10분의 몇 마이크로미터 오더의 크기를 갖는 플레이크를 생성한다. 이러한 플레이크들은 일단 상기 SOI 기판의 표면 위에 재-증착되면(re-deposited) 실질적으로 더 이상 제거하는 것이 불가능하다.
이러한 플레이크 오염은 냉벽 오븐에서 RTA가 수행될 때 더욱 민감하며, 후속적으로 특히 전자공학 분야의 부품들을 제조하기 위하여 사용될 것으로 예정되는 SOI 타입 기판의 저-결함 요건과 관련하여 어떤 경우에 있어서는 치명적 수준(redhibitory level)까지 이를 수 있다. 냉벽 오븐에 있어서는 0.1 ㎛ 미만의 오염 플레이크가 관찰된다.
그 결과 본 발명의 목적은 급속 열 어닐링(RTA)/희생 산화의 두 연속 사이클들을 적용하는 단계들을 특히 포함하고, 상기 기판의 플레이크 오염은 현저하게 감소시키면서도 위에서 인용된 이들 단계들의 바람직한 성질들이 평활화 및 박막화의 측면에서 유지하는, 절연체-위-실리콘 타입 SOI 기판에 대한 마감 방법을 제공하는 것이다.
이러한 목적에서, 본 발명은 활성 실리콘층과 실리콘 내의 지지층 사이에 매립된 산화물층을 포함하는 절연체-위-실리콘 타입 SOI 기판에 대한 마감 방법에 관한 것이다. 본 방법은 다음 마감 단계들의 적용 단계들을 포함한다.
a) 상기 기판의 급속 열 어닐링(RTA),
b) 그의 활성 실리콘층의 희생 산화 단계,
c) 단계 b) 이후에 얻어지는 상기 기판의 급속 열 어닐링(RTA),
d) 단계 c)를 거친 상기 기판의 상기 활성 실리콘층의 희생 산화 단계.
본 발명에 따르면, 상기 희생 산화 단계 b)는 제 1 산화물 두께를 제거하도록 수행되고, 희생 산화 단계 d)는 상기 제 1 산화물 두께보다 얇은 제 2 산화물 두께를 제거하도록 수행된다.
본 발명의 다른 유리한, 비제한적인 특성에 따르면,
- 상기 활성 실리콘층의 상기 희생 산화 단계 d)는 상기 SOI 기판에 대하여 수행하는 마감단계들 중에서 마지막 희생 산화 단계이거나;
- 상기 제거되는 제 1 산화물 두께는 150 nm보다 크고 상기 제거되는 제 2 산화물 두께는 150 nm 미만이거나;
- 상기 제거되는 제 1 산화물 두께는 200 nm보다 크거나;
- 상기 제거되는 제 1 산화물 두께는 300 nm보다 크거나;
- 상기 제거되는 제 2 산화물 두께는 130 nm 미만이거나;
- 상기 제거되는 제 2 산화물 두께는 120 nm에 가깝거나;
- 단계 a) 및 단계 c)의 급속 열 어닐링(RTA)이 900 ℃ 내지 1300 ℃ 사이의 온도에서, 3분 미만의 시간 동안, 비-산화성 분위기에서 수행되거나;
- 상기 희생 산화 단계들이 700 ℃ 내지 1100 ℃ 사이의 온도에서 수행되는 열적 산화를 포함하거나;
- 상기 희생 산화 단계들이 산으로 환원시키는 단계를 포함;
하는 것이 각각 단독적으로 또는 조합하여 이루어질 수 있다.
본 발명의 방법을 이용하면 SOI 기판의 제조에 있어서 플레이크 오염을 크게 감소시킬 수 있다.
본 발명의 다른 특성들 및 장점들은 본 발명의 한 가능한 실시예의 비제한적인 예시를 나타낸 첨부 도면을 참조하여 주어진 다음 설명으로부터 명백해질 것이다.
이들 도면들에서:
도 1a 내지 도 1g는 본 발명에 따른 방법의 상이한 단계들을 나타내는 개념도들이다.
도 2 및 도 4는 KLA Tencor에 의하여 "Surfscan SP2"의 품명으로 유통되는 표면 결함 검사 장비(검출 한계(threshold) 0.09 ㎛)를 이용하여 얻은 플레이크 결함 측정 결과를 나타낸다. 이 결과들은 본 발명과 비교 실시예에 각각 대응되는 파라미터들에 따라 RTA/희생산화/RTA/희생산화의 마감 단계들을 거친 SOI 기판들을 중첩된 25 기판들에 대하여 축적된 결과들이다.
도 3a 내지 도 3c는, 도 2의 결과를 얻도록 하는 방법에 따라 처리된 SOI 기판의 가장자리의 단면을 주사 전자 현미경으로 관찰하여 이 방법의 상이한 단계들에서 찍은 사진을 묘사한 것이다.
도 5a 내지 도 5c는 도 4의 결과를 얻도록 하는 방법에 따라 처리된 SOI 기판의 가장자리를 주사 전자 현미경으로 관찰하여 이 방법의 상이한 단계들에서 찍은 사진을 묘사한 것이다.
도 6은 SOI 기판들에 대하여 0.094 ㎛의 결함 검출 한계로 표면 검사 장비 세트를 이용하여 얻은 플레이크 결함들의 측정 결과를 나타내는 그래프이다. 상기 SOI 기판들은 상이한 원료 물질들로부터 얻어지며, 상기 측정 이전에 본 발명에 따른 그리고 비교 실시예에 따른 파라미터들에 따라 RTA/희생산화/RTA/희생산화의 마감 단계들이 적용된다.
도 7 및 도 8은 KLA Tencor에 의하여 "Surfscan SP2"의 품명으로 유통되는 표면 결함 검사 장비(검출 한계 0.087 ㎛)를 이용하여 얇은 SOI 기판에 대하여 수행한 플레이크 결함 측정 결과를 나타낸다. 상기 얇은 SOI 기판은 두 비교 실시예에 각각 대응되는 파라미터들에 따라 RTA/희생산화/RTA/희생산화의 마감 단계들을 거쳤다.
도 9는 상기 얇은 SOI 기판이 본 발명에 따른 파라미터들에 따라 RTA/희생산화/RTA/희생산화의 마감 단계를 거친 점을 제외하고는 도 7 및 도 8의 결과와 유사하게 얻은 결과를 나타낸다.
본 발명에 따른 마감 방법을 SOI 타입의 기판에 대하여 이하에서 설명한다.
"후 분할(post splitting)" 기판으로 알려진, 즉 어닐링 후 기판을 분할하는 것으로 알려진 SOI 타입의 기판에 통상 적용되지만 반드시 그런 것은 아니다. 이러한 "후 분할" 기판은 그의 앞면의 조도가 특히 높은 특성이 현저하다.
도 1a에서, 실리콘으로 된 지지 기판(2)과 실리콘으로 된 얇은 표면층(4) 사이에 매립되고 (3)으로 표시된 실리콘 산화물층 SiO2를 포함하는 SOI 기판(1)이 도시된다. 상기 얇은 표면층(4)은 이하에서는 "활성층"이라고 부른다. "앞면"이라고 불리는 상기 활성층의 자유 표면은 참조 번호 (40)으로 표시된다.
이 기판(1)은 오븐(F)의 내부에 배치되며, 상기 기판(1)에 대하여 상기 오븐(F) 내에서 급속 열 어닐링(RTA)이 시행된다(도 1b 참조).
이 RTA는 통상 1200 ℃에서 수행되며, 더욱 일반적으로는 900 ℃ 내지 1300 ℃의 전체 온도 범위 내에서, 30초 동안 (더욱 일반적으로는 3분 미만의 전체 시간 동안) 그리고 비-산화성 분위기에서 수행된다. 상기 비-산화성 분위기는 통상 아르곤 또는 수소 분위기이다.
상기 RTA의 효과는 앞면(40)을 매끄럽게, 즉, 앞면의 조도를 감소시키는 것이다.
그런 다음 상기 SOI 기판(1)에 대하여 도 1c에 나타낸 바와 같이 산화 단계가 시행되며, 상기 산화 단계가 수행되는 동안 상기 활성층(4)의 표면 위와 상부 부분 내에 실리콘 산화물층(5)이 형성된다.
이 산화물층(5)은 이 단계에 의하여, 그리고 상기 표면에 가까운 상기 활성층(4)의 산화물층(5) 부분 내의 실리콘의 소비에 의하여 초래된 산소로 구성된다. 생성된 SiO2 층(5)의 두께와 층(4) 내에서 소비된 실리콘의 두께 사이에는 0.444의 물리적인 비가 있다.
이 산화 단계는 700℃ 내지 1100℃ 사이의 온도에서, 바람직하게는 950 ℃의 온도에서 열적 산화에 의하여 바람직하게 수행된다.
본 산화 단계는 습식 또는 건식 공정에 의하여 수행될 수 있다.
건식 공정에 의하여 상기 산화 단계는 예를 들면 상기 SOI 기판을 가스상 산소 분위기에서 가열함으로써 수행된다. 습식 공정에 의하여 상기 산화 단계는 예를 들면 수증기 분위기에서 상기 SOI 기판을 가열함으로써 수행된다.
선택된 공정(습식 또는 건식)과는 무관하게, 상기 산화 분위기는 염화수소의 산을 포함할 수도 있다.
그런 다음 도 1d에 나타낸 바와 같이, 앞서 형성된 산화물층(5)는 환원된다(deoxidized).
이 환원은, 예를 들면 상기 SOI 기판(1)을 희석된 불화수소의 산(HF)과 같은 산의 배스(bath)에 침지시킴으로써 수행된다. 예를 들면, 상기 불화수소의 산(HF)은 10 내지 20 부피% 사이로 물 내에 희석될 수 있다. 또는 상기 불화수소의 산(HF)은 7 부피%로 물 내에 희석될 수 있다.
그 결과 참조번호 (4')를 갖는 활성층이 최초의 SOI 기판의 두께보다 작은 두께를 갖는 SOI 기판(1')을 얻는다. 이렇게 얻어진 상기 기판의 앞면은 참조번호 (40')으로 표시된다. 상기 활성층(4')의 표면도 RTA 단계의 영향으로 인해 층(4)의 "후 분할" 표면에 비하여 실질적으로 감소된 고주파 조도의 특성을 갖는다.
그런 다음 도 1b를 참조하여 설명한 것과 동일 또는 유사한 조건에 따라 상기 SOI 기판(1')에 대하여 다시 급속 열 어닐링(RTA)을 수행한다. 이 단계는 도 1e에 도시된다.
이 처리의 효과는 상기 앞면(40')을 다시 더 평활하게 하는 것이다.
그런 다음, 상기 기판(1')에 대하여 앞서 설명한 바와 같이 희생 산화 단계를 수행한다. 본 단계의 효과는 도 1f에 도시되는데 실리콘 산화물층(6)을 형성하도록 하는 것이다. 앞에서와 같이, 상기 실리콘 산화물층(6)은 상기 활성층(4')의 일부를 소모함으로써, 그리고 산소의 공급을 통해 형성된다. 그리고 생성된 산화물과 소모된 실리콘 사이의 두께의 비는 0.444이다.
마지막으로, 위에서 설명한 방법들 중의 어느 하나에 따라 환원 단계가 수행되고 SOI 기판(1")을 얻는다. 상기 SOI 기판(1")의 (4")의 참조번호를 갖는 활성층은 상기 SOI 기판(1')의 활성층과 비교하여 더 얇게 박막화된다. 이 기판의 앞면은 참조번호 (40")을 갖는다.
출원인에 의하여 수행된 테스트들을 통하여, 희생 산화의 연속적 단계들 동안 형성되고 그런 다음 제거되는 산화물층들의 두께가, 얻어지는 최종 기판의 품질에 특히 플레이크 결함들과 관련하여 영향을 미칠 수 있음이 발견되었다.
도 2는 도 1a 내지 도 1g를 참조하여 위에서 설명한 방법의 단계들을 거친 SOI 기판 위의 플레이크 결함들의 결과들을 나타낸다. 제 1 산화 단계는 120 nm의 산화물 두께를 형성하도록 수행되었고, 제 2 산화 단계는 200 nm의 산화물을 형성하도록 수행되었다.
확인될 수 있는 바와 같이, 오염 플레이크들의 수가 현저히 높다.
이러한 관찰은 도 3a 내지 도 3c에 나타낸 전자 현미경 보기에 의하여 확인된다.
도 3a는 RTA 처리 및 그에 이어 120 nm 오더의 제 1 산화(층 (5))가 연속적으로 수행된 SOI 기판의 단면을 나타낸다.
도 3b는 RTA 처리, 120 nm의 희생 산화, RTA 처리, 및 그에 이어 200 nm의 제 2 산화(층 (6))가 연속적으로 수행된 SOI 기판 상에서 얻어진 단면을 나타낸다.
각 경우에 있어서, 매립된 산화물층(3)의 실리콘 봉지물은 그의 가장 얇은 지점에서 완전히 소모된 것을 볼 수 있다. 이러한 봉지물은 문헌 WO 2004/079801에 설명된 바와 같이 희생 산화 이전에 수행된 RTA 처리에 기인한다.
도 3c에서 보는 바와 같이, 불화수소산 HF으로 희생 산화물(6)을 식각하는 동안(환원), 이 산은 상기 매립된 산화물층(3) 내부로 들어가서 그 안에 공동(30)을 형성할 수 있다는 결과를 얻는다. 상기 공동(30)은 실리콘의 설형부(舌形部, tongue)(41)가 형성되는 것을 유발할 수 있는데, 상기 설형부가 부서지는 것이 오염 플레이크 및 도 2에 보여진 주요 결함의 원인일 수 있다.
본 출원인들은, 상이한 희생 산화단계들 동안 제거되는 산화물의 두께를 선택함으로써 플레이크 오염을 감소시키는 것이 가능함을 발견하였다.
더욱 정확하게, 상기 상이한 테스트들은, SOI 기판에 적용될 수 있는 상이한 마감 단계들 중에서 RTA/희생 환원의 사이클을 조심스럽게 반복하여, 제 2 희생산화 동안 그에 선행되는 희생 산화 중에 제거되는 산화물의 두께보다 더 작은 산화물 두께를 제거한다면, 이것이 가능함을 보여주었다.
생성되는 SiO2 층의 두께와 산화에 의하여 소모되는 실리콘의 두께 사이에 존재하는 물리적인 비율로 인하여, 위에서 언급된 조건은 제 2 희생 산화 중에 제거된 실리콘 두께가 그에 선행하는 희생 산화 중에 제거된 실리콘 두께보다 작다고 말하는 것과 동등하다.
도 4는 SOI 기판에 대하여 200 nm의 산화물이 제거되도록 하는 제 1 희생 산화를 수행하고 제 2 희생 산화 단계 동안 120 nm의 산화물이 제거만 되도록 함으로써 얻어진 플레이크 결함들의 결과를 도시한다. 이 방법과 도 2의 방법 사이에서, 상기 희생 산화물의 두께는 역전되었다.
이 결과를 도 2의 결과와 비교하면 플레이크 오염이 현저하게 감소된 것이 관찰된다.
정량적으로는, 0.09 ㎛의 검출 한계로 측정된 플레이크 결함들은 도 2에 나타낸 웨이퍼와 비교할 때 도 4에 나타낸 웨이퍼에서 5의 오더(order)를 갖는 인자(factor)만큼 감소하였다.
도 5a는 RTA 처리와 그에 이어서 200 nm의 산화 처리(산화물층(5))가 연속적으로 이루어진 SOI 기판의 단면도를 나타낸다.
도 5b는 RTA 처리 및 그에 이어서 200 nm의 산화물이 제거되는 제 1 희생 산화, RTA 단계, 그런 다음 120 nm의 산화물층(6)이 생성되는 제 2 산화가 연속적으로 이루어진 SOI 기판에 대하여 얻어진 단면도를 나타낸다.
도 5a에서 제 1 RTA 단계 동안 생성되었던 매립 산화물층(3)의 봉지물이 산화물층(5)의 형성에 의하여 크게 소모된 것을 볼 수 있다. 이것은 도 3c에서 볼 수 있는 설형부(41)와 같은 잔존 실리콘의 설형부(잔존부)를 완전히 제거하고, 따라서 플레이크의 발생을 방지하는 것을 가능하게 한다. 도 5a에 나타낸 특정 경우에 있어서, 이러한 설형부로부터 비롯된 실리콘의 잔사부(42)가 상기 산화물층(5) 내에 존재하는 것을 볼 수 있다.
상기 산화물층(5)을 환원시킨 후, 제 2 RTA 처리의 효과는 상기 매립 산화물층(3)을 보호하기 위하여, 상대적으로 덜 광범위한(less extensive) 상기 제 2 산화가 수행될 때(도 5b참조) 참조번호 (43)의 원래의 봉지층이 유지되도록 상기 매립 산화물층(3)을 다시 캡슐화하는 것이다. 따라서, 이러한 캡슐화는 도 5c에서 보는 바와 같은 환원 후에도 유지된다.
제 1 희생 산화 중에 형성되었다가 제거되는 산화물의 두께가 150 nm보다 큰 것이 바람직하고, 그리고 제 2 희생 산화 중에 150nm 형성되었다가 제거되는 산화물층의 두께가 150 nm 미만이어야 한다는 것이 추가적인 테스트를 통하여 결정하는 것이 가능해졌다.
더욱 바람직하게, 상기 제 1 희생 산화 동안 제거되는 상기 산화물 두께는 200 nm보다 크고, 나아가 300 nm보다 클 수 있다.
또한, 바람직하게는, 상기 제 2 희생 산화 동안 제거되는 상기 산화물 두께는 130 nm 미만이고, 더욱 바람직하게는 120 nm에 근접할 수 있다.
또한, 바람직하게는, 상기 SOI 기판에 가해지는 상이한 마감 단계들 동안 만일 RTA/희생 산화 사이클들이 두 번보다 더 많이 수행된다면, 마지막 희생 산화 단계 동안 제거되는 산화물 두께가 마지막에서 두 번째(second-to-last)의 희생 산화 단계 동안 제거되는 두께보다 작도록 수행되어야 하는 것이 마지막 두 희생 산화 단계들임을 주의해야 한다.
분할 어닐링(split annealing) 이전에 SOI 기판의 제조 방법과는 무관하게 위에서 설명한 규칙이 적용된다는 것을 보이기 위하여 다른 추가적인 테스트들이 수행되었다. 예를 들면, 이 규칙의 잇점은 기판의 주입, 접합 및 분할 어닐링에서 상이한, SmartCut?? 기술에 기초한, 다른 SOI 제조 방법들을 이용하여 제조된 기판들에서 관찰된다.
도 6은 0.094 ㎛의 결함 계수 한계(defect count threshold)에 대하여 웨이퍼당 결함의 수로 얻어진 결함도(defectiveness) D의 결과를 나타낸다. A 부분과 B 부분은 동일한 방법을 따르지만 상이한 두 원료 물질 공급자(raw material supplier)를 이용하여 제조된 SOI 기판들에 관하여 얻은 결과들을 나타낸다.
본 도면에서, "120 nm/200 nm"의 표시는 제 1 희생 산화가 120 nm의 산화물을 제거하도록 수행되었고 제 2 희생 산화가 200 nm의 산화물을 제거하도록 수행되었음을 의미한다. "200 nm/120 nm"의 표현은 그 반대를 의미한다.
값 Me는 직사각형 내의 수평실선으로도 나타낸 메디안 값에 대응된다. 값 MO는 직사각형 내에 점선의 형태로도 나타낸 평균값에 대응된다. 마지막으로, C는 각 모집단에서 고려된 웨이퍼들의 수를 나타낸다. 그리고 각 점은 도 6의 그래프에 나타낸 4분위(quartile) 값의 구간 내에 놓이지 않는 웨이퍼의 결과를 나타낸다.
확인될 수 있는 바와 같이, 마지막 희생 산화 단계가 그에 선행하는 희생 산화 단계 동안 제거되는 두께에 비하여 더 얇은 산화물 두께가 제거되도록 수행된다면, 후-분할 SOI 기판을 얻기 위하여 사용된 방법과 무관하게 그리고 원료 물질 공급자에 무관하게 오염 플레이크들의 수는 항상 더 적다.
얇은 SOI 기판들, 즉 20 nm에 근접한 두께를 갖는 최종 활성층(4")을 얻는 것이 목적인 기판들에 대하여 다른 테스트들도 수행되었다.
도 7 내지 도 9는 20 nm의 두께를 갖는 활성 실리콘층(4")과 145 nm의 두께를 갖는 매립 산화물층(3)을 포함하는 SOI 기판(1")에 대하여 이루어진 측정 결과를 나타낸다. 초박형(extra-thin) 활성층이 SOI를 측부 가장자리 플레이크 생성과 관련된 문제들에 특히 더 민감하게 만들기 때문에 이들 추가적인 테스트들이 수행되었다.
도 7 및 도 8은 위에서 언급된 얇은 SOI들에 대한 플레이크 결함도의 측정 결과를 보여준다. 상기 얇은 SOI들에 대하여 다음의 마감 단계들을 각각 수행하였다.
- RTA/120nm 희생 산화/RTA/350nm 희생 산화(도 7), 및
- RTA/200nm 희생 산화/RTA/270nm 희생 산화(도 8).
이들 두 경우들에 있어서 모두 플레이크 오염이 높은 것으로 나타났다.
도 9는 RTA/370nm 희생 산화/RTA/100nm 희생 산화의 마감 단계들을 거친 얇은 SOI 기판에 대하여 얻은 결과를 나타낸다. 명백히, 결함 플레이크들의 수가 현저하게 감소되었음을 볼 수 있다.
마지막으로, 매립 산화물층이 매우 얇은 기판으로서 당 기술 분야에서 통상의 지식을 가진 자에게 "UTBOX"라는 이름으로 알려진 SOI 기판들에 대하여 수행된 다른 테스트들은 본 발명에 따른 방법의 적용이 오염 플레이크들의 생성을 감소시키는 것을 가능하게 함을 나타내었다.

Claims (10)

  1. 활성 실리콘층과 실리콘으로 된 지지층 사이에 매립된 산화물층을 포함하는 "절연체-위-실리콘" SOI 타입의 기판에 대한 마감 방법으로서,
    a) 상기 기판의 급속 열 어닐링(RTA) 단계
    b) 상기 활성 실리콘층의 희생 산화 단계
    c) 단계 (b)로부터 얻어진 상기 기판을 급속 열 어닐링(RTA)하는 단계
    d) 단계 (c)를 거친 기판의 상기 활성 실리콘층의 희생 산화 단계
    의 연속 단계들인 마감 단계들의 적용을 포함하고,
    상기 희생 산화 단계 b)에서 형성되고 제 1 두께를 갖는 제 1 산화물이 제거되도록 상기 희생 산화 단계 b)가 수행되고,
    상기 SOI 타입의 기판에 대하여 수행되는 마감단계들 중에서 마지막 희생 산화 단계인 상기 희생 산화 단계 d)에서 형성되고 제 2 두께를 갖는 제 2 산화물이 제거되도록 상기 마지막 희생 산화 단계가 수행되고,
    상기 제 2 두께가 상기 제 1 두께보다 작은 것을 특징으로 하는 마감 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    제거되는 상기 제 1 산화물의 두께가 150 nm보다 크고, 제거되는 상기 제 2 산화물의 두께가 150 nm 미만인 것을 특징으로 하는 마감 방법.
  4. 제 1 항에 있어서,
    제거되는 상기 제 1 산화물의 두께가 200 nm보다 큰 것을 특징으로 하는 마감 방법.
  5. 제 4 항에 있어서,
    제거되는 상기 제 1 산화물의 두께가 300 nm보다 큰 것을 특징으로 하는 마감 방법.
  6. 제 1 항에 있어서,
    제거되는 상기 제 2 산화물의 두께가 130 nm 미만인 것을 특징으로 하는 마감 방법.
  7. 제 6 항에 있어서,
    제거되는 상기 제 2 산화물의 두께가 120 nm인 것을 특징으로 하는 마감 방법.
  8. 제 1 항에 있어서,
    단계 a) 및 단계 c)의 급속 열 어닐링(RTA)이 900 ℃ 내지 1300 ℃ 사이의 온도에서 3분 미만의 시간 동안 비-산화성 분위기에서 수행되는 것을 특징으로 하는 마감 방법.
  9. 제 1 항에 있어서,
    단계 b) 및 단계 d)의 상기 희생 산화 단계가 700 ℃ 내지 1100 ℃ 사이의 온도에서 수행되는 열적 산화를 포함하는 것을 특징으로 하는 마감 방법.
  10. 제 1 항에 있어서,
    상기 희생 산화 단계들이 산으로 환원시키는 단계를 포함하는 것을 특징으로 하는 마감 방법.
KR1020117017342A 2009-03-18 2010-03-17 절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법 KR101519643B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0951709A FR2943458B1 (fr) 2009-03-18 2009-03-18 Procede de finition d'un substrat de type "silicium sur isolant" soi
FR0951709 2009-03-18
PCT/EP2010/053460 WO2010106101A1 (en) 2009-03-18 2010-03-17 Finishing method for a substrate of "silicon-on-insulator" soi type

Publications (2)

Publication Number Publication Date
KR20110096178A KR20110096178A (ko) 2011-08-29
KR101519643B1 true KR101519643B1 (ko) 2015-06-19

Family

ID=41138794

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117017342A KR101519643B1 (ko) 2009-03-18 2010-03-17 절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법

Country Status (8)

Country Link
US (1) US8389412B2 (ko)
EP (1) EP2409325B1 (ko)
JP (1) JP5646593B2 (ko)
KR (1) KR101519643B1 (ko)
CN (1) CN102301464B (ko)
FR (1) FR2943458B1 (ko)
SG (1) SG173527A1 (ko)
WO (1) WO2010106101A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2500933A1 (en) * 2011-03-11 2012-09-19 S.O.I. TEC Silicon Multi-layer structures and process for fabricating semiconductor devices
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法
FR2999801B1 (fr) 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
JP6086031B2 (ja) * 2013-05-29 2017-03-01 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
FR3051968B1 (fr) 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
FR3085536A1 (fr) * 2018-09-03 2020-03-06 Soitec Dispositif cfet et procede de fabrication d'un tel dispositif
CN116779427B (zh) * 2023-08-24 2023-11-10 珠海格力电子元器件有限公司 碳化硅半导体结构的制作方法和碳化硅半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031412A (ko) * 1999-08-20 2002-05-01 추후제출 마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해얻어진 기판
JP2003509838A (ja) * 1999-08-20 2003-03-11 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
FR2827423B1 (fr) * 2001-07-16 2005-05-20 Soitec Silicon On Insulator Procede d'amelioration d'etat de surface
US6916744B2 (en) * 2002-12-19 2005-07-12 Applied Materials, Inc. Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile
FR2852143B1 (fr) 2003-03-04 2005-10-14 Soitec Silicon On Insulator Procede de traitement preventif de la couronne d'une tranche multicouche
ATE441206T1 (de) * 2004-12-28 2009-09-15 Soitec Silicon On Insulator Verfahren zum erhalten einer dünnen schicht mit einer geringen dichte von líchern
FR2895563B1 (fr) * 2005-12-22 2008-04-04 Soitec Silicon On Insulator Procede de simplification d'une sequence de finition et structure obtenue par le procede
JP5125194B2 (ja) * 2007-04-10 2013-01-23 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5135935B2 (ja) * 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031412A (ko) * 1999-08-20 2002-05-01 추후제출 마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해얻어진 기판
JP2003509838A (ja) * 1999-08-20 2003-03-11 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板

Also Published As

Publication number Publication date
FR2943458B1 (fr) 2011-06-10
WO2010106101A1 (en) 2010-09-23
CN102301464B (zh) 2013-12-18
US20120021613A1 (en) 2012-01-26
KR20110096178A (ko) 2011-08-29
EP2409325B1 (en) 2014-01-01
JP2012520579A (ja) 2012-09-06
JP5646593B2 (ja) 2014-12-24
US8389412B2 (en) 2013-03-05
SG173527A1 (en) 2011-09-29
FR2943458A1 (fr) 2010-09-24
EP2409325A1 (en) 2012-01-25
CN102301464A (zh) 2011-12-28

Similar Documents

Publication Publication Date Title
KR101519643B1 (ko) 절연체-위-실리콘 ｓｏｉ 타입의 기판을 위한 마감 방법
JP4876067B2 (ja) 採取薄膜の品質改善処理方法
JP4718425B2 (ja) 複合基板の作製方法
JP4479010B2 (ja) 半導体基板の熱処理方法
KR100752467B1 (ko) 마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해얻어진 기판
JP5135935B2 (ja) 貼り合わせウエーハの製造方法
US7745306B2 (en) Method for producing bonded wafer
KR100803811B1 (ko) 반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법
JP2008021971A (ja) 電子工学、光学または光電子工学に使用される２つの基板を直接接合する方法
US8461018B2 (en) Treatment for bonding interface stabilization
JP2009111381A (ja) 微細な埋め込み絶縁層を有するｓｏｉ基板
KR20070005660A (ko) 다른 웨이퍼와의 접합을 위한 반도체 웨이퍼 표면 제조
JP2008028244A (ja) 貼合せｓｏｉウェーハの製造方法およびその方法により製造された貼合せｓｏｉウェーハ
US7666758B2 (en) Process for fabricating a substrate of the silicon-on-insulator type with thin surface layer
JP2008526010A (ja) 低いホール密度を有する薄層を得るための方法
US20100144131A1 (en) Method for producing bonded wafer
JP2010045272A (ja) 貼合せｓｏｉウェーハの製造方法及び該方法により得られた貼合せｓｏｉウェーハ
JP5096634B2 (ja) 低いホール密度を有する薄層を得るための方法
JP2010171282A (ja) 半導体基板及びその製造方法、並びにＳｉ−ＳｉＧｅ積層体
JP2006196614A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20131104

Effective date: 20150213

GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190430

Year of fee payment: 5