JP2004087768A - Soiウエーハの製造方法 - Google Patents

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Abstract

【課題】SOIウエーハを製造する際にボイドの発生を抑え、生産性の高いSOIウエーハの製造方法を提供する。
【解決手段】原料ウエーハとなる2枚のウエーハのうち、少なくとも一方のウエーハに絶縁層を形成し、該一方のウエーハと他方のウエーハとを接着剤を用いずに貼り合わせるSOIウエーハの製造方法において、該絶縁層の表面のPV値が1.5nm以下であるようにした。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、SOI層、絶縁層、支持基板で形成されたSOI(Siliconon Insulator)ウエーハの製造方法に関し、特に結合法(貼り合わせ法)によるSOIウエーハの製造方法に関する。
【0002】
【関連技術】
近年、集積回路はその集積度を著しく増し、それに伴い鏡面研磨された半導体単結晶ウエーハ表面の平坦度や平滑度のような加工精度もより厳しい条件が課されるようになった。しかも、性能・信頼性・歩留まりの高い集積回路を得る為には、機械的な精度だけではなく、電気的な特性についても高いことが要請されるようになった。中でもSOIウエーハについて言えば、理想的な誘電体分離基板なので、主に移動通信機器や医療機器関係で高周波、高速系デバイスとして利用され、今後の大幅な需要拡大が予想されている。
【0003】
図6に示すようにSOIウエーハ50は、単結晶シリコン層のような素子を形成するためのSOI層52(半導体層や活性層ともいう)が、シリコン酸化膜のような絶縁層54〔埋め込み(BOX)酸化膜層や単に酸化膜層ともいう〕の上に形成された構造をもつ。また絶縁層54は支持基板56(基板層ともいう)上に形成され、SOI層52、絶縁層54、支持基板56が順次形成された構造となっている。
【0004】
従来、SOI層52及び支持基板56が例えばシリコン、及び絶縁層54が例えばシリコン酸化膜からなる上記SOI構造を持つSOIウエーハ50の製造方法としては、酸素イオンをシリコン単結晶に高濃度で打ち込んだ後に、高温で熱処理を行い、酸化膜を形成するSIMOX(Separation by implanted oxygen)法によるものと、2枚の鏡面研磨したウエーハを、接着剤を用いることなく結合し、片方のウエーハを薄膜化する結合法(貼り合わせ法)がある。
【0005】
SIMOX法は、デバイス活性領域となる活性層(SOI層)52の膜厚を、酸素イオン打ち込み時の加速電圧で決定、制御できるために、薄層でかつ膜厚均一性の高い活性層52を容易に得る事ができる利点があるが、埋め込み(BOX)酸化膜(絶縁層)54の信頼性や、活性層52の結晶性等問題が多い。
【0006】
一方、ウエーハ結合法は、単結晶のシリコン鏡面ウエーハ2枚のうち少なくとも一方に酸化膜(絶縁層)54を形成し、接着剤を用いずに貼り合わせ、次いで熱処理(通常は1100℃〜1200℃)を加えることで結合を強化し、その後片方のウエーハを研削や湿式エッチングにより薄膜化した後、薄膜の表面を鏡面研磨してSOI層52を形成するものであるので、埋め込み(BOX)酸化膜(絶縁層)54の信頼性が高くSOI層52の結晶性も良好であるという利点がある。しかし、このようにして貼り合わされたSOIウエーハ50は研削や研磨により機械的な加工を行い薄膜化しているため、得られるSOI層52の膜厚およびその均一性に限界がある。
【0007】
また最近SOIウエーハの製造方法として、イオン注入したウエーハを結合及び分離してSOIウエーハを作製する方法が新たに注目され始めている。この方法はイオン注入剥離法などとも言われ、2枚のウエーハのうち、少なくとも一方のウエーハ(ボンドウエーハ)に絶縁層を形成すると共に、該ボンドウエーハの上面から水素イオンまたは希ガスイオンを注入して該ボンドウエーハ内部に微小気泡層を形成させた後、該イオンを注入した方の面を、該絶縁層を介して他方のウエーハ(ベースウエーハ)と密着させ、その後熱処理を加えて該微小気泡層を劈開面として該ボンドウエーハの一部分を剥離することによって該ボンドウエーハを薄膜化し、さらに熱処理を加えて、該薄膜化したボンドウエーハとベースウエーハとを該絶縁層を介して強固に結合することによってSOIウエーハとする技術(特開平5−211128号公報参照)である。この方法によれば、上記劈開面は良好な鏡面であり、SOI層の膜厚の均一性も高いSOIウエーハが比較的容易に得られる。
【0008】
このイオン注入剥離法について図7にその主な工程の1例を示してさらに詳細に説明する。まず、2枚の原料ウエーハとして支持基板56となるベースウエーハ56aとSOI層52となるボンドウエーハ52aを準備する〔図7(a)、ステップ100〕。これらのウエーハとしては、例えば鏡面研磨されたシリコン単結晶ウエーハが用いられる。これらのウエーハに対して必要に応じて洗浄処理を施す(ステップ101)。
【0009】
このボンドウエーハ52aの表面には後に埋め込み(BOX)酸化膜(絶縁層)となる酸化膜54aを形成する〔図7(b)、ステップ102〕。これは例えばシリコン単結晶ウエーハであるボンドウエーハ52aに対して熱酸化を施すことによりボンドウエーハ52aの表面にシリコン酸化膜を形成すればよい。
【0010】
次に該酸化膜54aの上からボンドウエーハ52aに水素イオン(又は希ガスイオン)を注入し、微小気泡層(封入層)58を形成する〔図7(c)、ステップ104〕。
【0011】
その後、HSO−H混合液等により洗浄を実施しても良い(ステップ105)。HSO−H混合液は、ウェット洗浄の分野ではSPM(Surfuric acid−Hydrogen peroxide Mixture)の略称で知られ、有機汚染物質の除去に用いられる洗浄液である。
【0012】
次に、微小気泡層(封入層)58を形成したボンドウエーハ52aのイオン注入をした方の面の酸化膜54aを介して、ベースウエーハ56aと室温で密着させる〔図7(d)、ステップ106〕。
【0013】
次に500℃以上の熱処理(剥離熱処理)を加えることによりボンドウエーハ52aの一部分を封入層58より剥離することによって該ボンドウエーハ52aを薄膜化し〔図7(e)、ステップ108〕、次いで結合熱処理〔図7(f)、ステップ110〕を施して該薄膜化したボンドウエーハ52aとベースウエーハ56aとを該酸化膜54aを介して強固に結合することによってSOI構造を持つウエーハ50が作製される。
【0014】
上記した貼り合わせ法を用いて製造されたSOIウエーハは、この段階では支持基板56の一主表面に絶縁膜(層)54とSOI層52がそれぞれ分離して順次積層された構造の断面形状を有する。また、貼り合わせられる2枚の鏡面研磨ウエーハ表面の外周部には研磨ダレと呼ばれる領域が存在し、その部分は結合が不十分となるため除去されるため、絶縁層54とSOI層52は、支持基板56に対して数mm程度小径となるのが一般的である。
【0015】
また、更に図7(g)に示すように上記SOI構造を有するウエーハのSOI層52の表面を改質及びSOI層52の厚さを制御することがある(ステップ112)。例えば、得られたSOI構造を持つSOIウエーハ50のSOI層52の表面(剥離面)には水素イオン注入によるダメージが残留しているので、通常はタッチポリッシュと呼ばれる研磨代の少ない研磨を行ってダメージ層を除去する。また、タッチポリッシュの代替として、アルゴンガス雰囲気下での熱処理を行ったり、SOI層52の膜厚を薄くするため熱酸化と酸化膜除去をおこなう犠牲酸化処理を行ったり、あるいはこれらを適宜組み合わせることによって、表面にダメージのない薄膜のSOI層52を有するSOIウエーハ50を作製する場合もある。
【0016】
また、SOIウエーハの原料となるシリコン等のウエーハの製造方法は、一般的に単結晶製造装置によって製造された単結晶棒(インゴット)をスライスして薄円板状のウエーハを得るスライス工程と、該スライス工程で得られたウエーハの割れや欠けを防ぐためにその外周エッジ部を面取りする面取り工程と、面取りされたウエーハをラッピングしてこれを平坦化するラッピング工程と、面取りおよびラッピングされたウエーハ表面に残留する加工歪を除去するエッチング工程と、エッチングされたウエーハの表面を研磨布に摺接させて粗研磨する一次鏡面研磨工程と、一次鏡面研磨されたウエーハの該表面を仕上げ鏡面研磨する仕上げ鏡面研磨工程と、仕上げ鏡面研磨されたウエーハを洗浄してウエーハに付着した研磨剤や異物を除去する最終洗浄工程から成る。これらの工程を基本とし、更に熱処理等の工程が加わったり、同一工程を複数回実施したり、工程順を工夫したりしてウエーハが製造される。
【0017】
【発明が解決しようとする課題】
SOIウエーハを用いデバイスを製造するにあたり、デバイスの歩留まりが低下するという問題があった。この原因について本発明者が鋭意調査したところ、図4(b)及び図5(e)(f)に示されるごとく、SOIウエーハ50のSOI層52及び絶縁層(酸化膜)54にボイドBと呼ばれる欠陥が発生し歩留まりの低下につながると考えられた。ボイドとは、SOI層又は絶縁層に孔があいた状態のものである。
【0018】
本発明は、上記した従来技術の問題点に鑑みなされたもので、SOIウエーハを製造する際にボイドの発生を抑え、生産性の高いSOIウエーハの製造方法を提供することを主たる目的とする。
【0019】
【課題を解決するための手段】
上記課題を解決するため、本発明者が鋭意調査したところ、SOIウエーハのボンドウエーハとして用いる原料ウエーハの品質が上記したボイドの発生に影響していることが明らかとなった。特にボンドウエーハ表面に存在するピットが問題であることが判明した。従来ボンドウエーハの原料となるシリコンウエーハには、種々の欠陥が観察されており、その代表的な欠陥としてCOP(Crystal Originated Particle)が有名である。COPも一種のピット状の欠陥であるが、COPはボイドの発生にそれほど影響が無いことが明らかとなっている。本発明者が鋭意調査したところ、ボンドウエーハに大きなピット、例えばラップスクラッチが存在する場合にボイドが発生する他、小さなピットでも集団で存在する部分にボイドが発生しやすいことが明らかとなった。つまり微小なピットが複数集まったピットクラスタが特に問題であることがわかった。
【0020】
ピットクラスタについては、一般的には明確な定義はないが、微小ピットが島状に集合した欠陥であり、その集合体のサイズが比較的大きい、例えば0.5μm以上である欠陥を意味する。本明細書においては、ピットクラスタとは、微小ピットが島状に集合した欠陥であり、その集合体のサイズが0.5μm以上であると定義される。ピットクラスタの発生要因としては主に研磨工程から研磨後のピット槽保管、洗浄乾燥工程での重金属汚染が原因と考えられる。
【0021】
このようなピットクラスタが存在した場合、このウエーハに酸化膜を形成すると、酸化膜の特性の劣化や、異常成長が起き、または酸化膜自体の平坦度(均一性)が悪化し、特に絶縁層の表面粗さが悪化し、その状態でベースウエーハを貼り合わせることになり、このピットクラスタ及び絶縁層の表面粗さが悪い部分の酸化膜の接着が弱くボイドとなってしまうと考えられる。
【0022】
そこで、本発明のSOIウエーハの製造方法は、原料ウエーハとなる2枚のウエーハのうち、少なくとも一方のウエーハ(ボンドウエーハ)に絶縁層を形成し、このボンドウエーハと他方のウエーハ(ベースウエーハ)とを接着剤を用いずに貼り合わせるSOIウエーハの製造方法において、絶縁層の表面粗さを一定粗さ以下としてボンドウエーハとベースウエーハとを貼り合わせることを特徴とする。特に絶縁層(酸化膜)表面の凹凸のPV(Peak to  Valley)値が10μm×10μmの面積で評価した時、1.5nm以下であること、即ち1.5nmを超える部分が存在しないことが必要である。このような表面粗さの絶縁層の状態でボンドウエーハとベースウエーハの貼り合わせを行えばボイドの発生は著しく低下できる。
【0023】
また、上記ボンドウエーハとしてピットクラスタが存在しないウエーハを用いることによって、上記絶縁層表面のPV値を1.5nm以下とするのが好ましい。ピットクラスタが存在しないウエーハとは、例えばコンフォーカル光学系のレーザー顕微鏡で0.08μm以上の欠陥を評価した際に、突起状でない微小欠陥の集合体で観察される形態の欠陥がウエーハ面内に観察されない(検出されない)ウエーハである。このコンフォーカル光学系のレーザー顕微鏡では、測定の仕方により欠陥の明暗のパターンで突起状の欠陥かピット(凹み)状の欠陥かが検出でき、さらに欠陥の分布等を直接観察できるためにピットクラスタなどの欠陥が識別しやすい。ピットクラスタは、一般に0.2〜0.08μm程度のピット状の微小欠陥が数十個以上集まり0.5μm以上、例えば1μmから10μm程度、大きいものでは数十μm程度の範囲で集合体を形成し観察される。
【0024】
ピットクラスタが検出されない(又は存在しない)ウエーハとはこのような微小欠陥の集合体がない、特に0.5μm以上の大きな集合体がウエーハ面内(表面)に0(零)個であるウエーハのことである。ピットクラスタが存在するとBOX酸化膜(絶縁層)の表面が粗れ、その部分の接着性が弱くなりボイドが発生しやすいと考えられる。0.5μm未満のピットは単独で存在しても絶縁層の粗れやボイドの発生にはそれほど影響はないが、これが密集した状態、即ち、ピットクラスタの状態で存在すると、BOX酸化膜の粗れ、及びボイドの発生に繋がると考えられる。
【0025】
本発明方法における原料ウエーハとなる2枚のウエーハを貼り合わせる手段としては、上記2枚のウエーハのうち、少なくとも一方のウエーハ(ボンドウエーハ)に絶縁層(酸化膜)を形成すると共に、該ボンドウエーハの上面から水素イオンまたは希ガスイオンを注入し、該ボンドウエーハ内部に微小気泡層を形成させた後、該イオンを注入した方の面を、該絶縁層(酸化膜)を介して他方のウエーハ(ベースウエーハ)と密着させ、その後熱処理を加えて該微小気泡層を劈開面として該ボンドウエーハの一部分を剥離することによって該ボンドウエーハを薄膜化し、さらに熱処理を加えて、該薄膜化したボンドウエーハと該ベースウエーハとを該絶縁層を介して強固に結合することによって行うのが好適である。
【0026】
ボイドの発生原因は次のように考えられる。即ち、小さなピットが密集したピットクラスタが存在した場合、このウエーハに酸化膜を形成すると、酸化膜の特性の劣化、または酸化膜自体の平坦度(均一性)が悪化し、特に酸化膜の表面粗さの悪化が起こり、その状態でベースウエーハを貼り合わせることになり、この酸化膜の表面が粗れた部分での酸化膜の接着が弱くボイドとなってしまうものである。従って、このようなボイドの発生は、結合法(貼り合わせ法)によるSOIウエーハの製造方法に特有の問題であり、SIMOX等の方法ではこのような形態のボイドの発生は起きないと考えられる。特に水素イオンを注入し、ウエーハ内部に微小気泡層を形成させた後、貼り合わせ剥離する方法では、ボイドの発生が顕著であり、上述したピットクラスタの存在しないボンドウエーハ、つまりBOX酸化膜を形成した際、酸化膜の粗れが少ないボンドウエーハを用いて製造するとボイド発生の抑制効果が大きい。
【0027】
なお、ピットクラスタの存在しない原料ウエーハは、ウエーハ表面のピットクラスタの有無を検査し、ピットクラスタが検出されないウエーハを選別し使用する。このウエーハ表面のピットクラスタの検査方法は、特に限定するものではないが、例えばコンフォーカル光学系のレーザー顕微鏡で0.08μm以上の欠陥を評価し、微小欠陥の集合体の有無を検査すればよい。その他にも原子間力顕微鏡(Atomic Force Microscopy:AFM)等でもピットクラスタは評価可能である。
【0028】
このような選別をし、その選別されたウエーハを原料ウエーハとしてSOIウエーハを製造すればボイドの発生を減少することができる。
【0029】
なお、ピットクラスタの存在しないウエーハを製造するには、重金属濃度が10ppb以下の環境で鏡面研磨したウエーハをボンドウエーハとして用いるのが好ましい。
【0030】
ピットクラスタの発生要因としては、主に研磨工程から研磨後のピット槽保管及び洗浄乾燥工程での重金属汚染が原因と考えられ、この工程での汚染を管理し鏡面研磨を行えば、ピットクラスタの少ないウエーハが製造でき、これをSOIウエーハ製造のための原料ウエーハとして用いることが好ましい。重金属汚染はなければない程好ましいが、CuやNi等の重金属が全体で10ppb以下が好ましく、更に好ましくは1ppb以下である。
【0031】
【発明の実施の形態】
以下、本発明に係るSOIウエーハの製造方法の一つの実施の形態について図1に基づいて説明するが、図示例は例示的に示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。
【0032】
図1は本発明のSOIウエーハの製造方法の工程順の一例を模式図とともに示すフローチャートである。図1において図6と同一又は類似部材は同一符号で示される。
【0033】
図1に示した本発明のSOIウエーハの製造フローは図6に示した従来のSOIウエーハの製造フローと基本的な工程順は同じであるので、同一工程についての再度の説明は省略し、相違点のみについて以下に説明する。
【0034】
本発明方法は、原料ウエーハとなる2枚のウエーハ、即ちボンドウエーハ52aとベースウエーハ56aのうち、少なくとも一方のウエーハ(ボンドウエーハ)52aに絶縁層54aを形成し、該ボンドウエーハ52aとベースウエーハ56aとを接着剤を用いずに貼り合わせてSOIウエーハ50を製造するに際し、ボンドウエーハ52aに形成される絶縁層54aの表面のPV値が1.5nmを超える凹凸が存在しない状態、換言すれば、PV値(10μm×10μmのエリアで評価)が1.5nm以下の状態でベースウエーハ56aとボンドウエーハ52aとを貼り合わせるようにしたことを特徴とするものである。
【0035】
本発明においては、PV値の低い絶縁層54aを形成するために、ボンドウエーハ52aに用いるシリコン単結晶ウエーハの品質に着目し、特にピットクラスタの存在しないウエーハをボンドウエーハ52aとして用いること〔図1(a)、ステップ100a〕によってPV値の低い絶縁層54aを形成することができる〔図1(a)、ステップ100a〕。
【0036】
ピットクラスタの存在しないウエーハは、ウエーハ表面のピットクラスタの有無を検査し、ピットクラスタが検出されないウエーハを選別することによって得られる。このようなピットクラスタの存在しないウエーハは特に研磨工程後の重金属汚染に注意し製造する。例えば、重金属濃度が10ppb以下の環境で鏡面研磨及び研磨後の保管をしたウエーハをボンドウエーハとして用いる。例えば、研磨終了後に、次工程に送る間、ウエーハを純水等に浸漬し保管することがあるが、この保管用水中の重金属量などを管理する。
【0037】
本発明方法において、BOX酸化膜形成(スッテプ102)以降の工程順は図7の従来方法の工程順と全く同様であるが、得られるSOIウエーハ50においてはボイドの発生が著しく低下し、歩留まりの良好なSOIウエーハ50を製造することが可能となる。
【0038】
【実施例】
以下に実施例をあげて本発明をさらに具体的に説明するが、これらの実施例は例示的に示されるもので限定的に解釈されるべきでないことはいうまでもない。
【0039】
(実験例1)
ピットクラスタが存在するボンドウエーハを用いてSOIウエーハを製造した場合を実験例1として説明する。図5は実験例1の工程順を模式図とともに示すフローチャートである。まず、CZ法で作製された直径300mm、p型、方位〈100〉、抵抗率10Ω・cmの鏡面研磨されたシリコンウエーハをベースウエーハ56a及びボンドウエーハ52aとして準備した〔図5(a)、ステップ100〕。次にこれらのウエーハを洗浄した(ステップ101)。
【0040】
洗浄後のボンドウエーハ52aについてコンフォーカル光学系のレーザー顕微鏡(レーザーテック社製MAGICS)によりピットクラスタの有無を観察した。図2に示すように、ボンドウエーハ52aにはピットクラスタPCが面内に20個程度観察された。図2は、洗浄後のボンドウエーハ52aの表面についてのコンフォーカル光学系のレーザー顕微鏡による観察結果をウエーハ全体のマップで示した模式図である。個々のピットクラスタPCについての拡大図は示さないが、これらのピットクラスタは0.2〜0.08μm程度のピット状の微小欠陥が数十個以上集まり0.5μm以上、例えば1μmから10μm程度の範囲で集合体を形成した欠陥であった。
【0041】
このようなピットクラスタPCの存在するボンドウエーハ52aの表面に熱酸化により膜厚150nmのBOX酸化膜54aを形成した〔図5(b)、ステップ102〕。更に水素イオンを注入し封入層58を形成した〔図5(c)、ステップ104〕。次にSPM洗浄を行った(ステップ105)。
【0042】
この時のピットクラスタが存在した部分の酸化膜54aをAFM(セイコーインスツルメンツ社製SPA360)により観察を行った。図3はBOX酸化前後におけるボンドウエーハ表面についてのAFMによる観察の結果を示すもので、(a)(1)はBOX酸化前のボンドウエーハ表面のピットクラスタを示す模式図及び(a)(2)は各ピットの深さを示すグラフであり、(b)(1)はBOX酸化後のボンドウエーハ表面の酸化膜の異常成長を示す模式図及び(b)(2)は異常成長部分の高さを示すグラフである。図3(b)に示すようにピットクラスタPCが存在した部分には複数の酸化膜の異常成長X(図3(b)(1)で〇で示されている部分)が存在し、酸化膜の面粗れが観察された。図3(b)の異常成長Xの一部の高さを観察すると図3(b)(2)に示すようにPV値が1.8nm程度の突起に異常成長していた。その他の異常突起についてもほぼ1.5nmより大きい突起であった。
【0043】
次にボンドウエーハ52aのイオン注入をした面とベースウエーハ56aとを室温で密着させた〔図5(d)、ステップ106〕。更に窒素雰囲気下で500℃、30分間の剥離熱処理を加えて、ボンドウエーハ52aの一部分を剥離することによって該ボンドウエーハ52aを薄膜化し、厚さ約250nmのSOI層を得た〔図5(e)、ステップ108〕。
【0044】
その後、窒素雰囲気下で1100℃、2時間の結合熱処理を加えてSOI層52を強固に結合し、SOI構造を有するウエーハ50を作製した〔図5(f)、ステップ110〕。
【0045】
次に、SOI層52の面粗さや歪みを除去するため、アルゴンガス雰囲気による熱処理を行った。これは縦型のヒーター加熱式熱処理装置(バッチ炉)を用いアルゴンガス雰囲気下で1200℃、1時間の熱処理を行っている。これによりイオン注入で生じたダメージやSOI層52表面の粗さがある程度改善される。次に更にSOI層52の表面の品質を改善するため、CMP研磨装置によりSOI層52を研磨した。これは研磨代40nm程度行った。更にSOI層52を犠牲酸化し、SOI層52中のシリコンを酸化し酸化膜を形成し、それをフッ酸により処理することで、最終的にSOI層52が約150nm程度の薄膜SOIウエーハ50を製造した。
【0046】
このようにSOIウエーハ50を製造した後、前記ピットクラスタが観察された位置の同点観察を行った結果、このピットクラスタが存在した部分に図4に示すようなボイドBが観察された。図4は貼り合わせ前後におけるコンフォーカル光学系のレーザー顕微鏡による同点観察の結果を示す写真で、(a)はBOX酸化膜形成後貼り合わせ前のボンドウエーハ表面の部分(1)(2)における酸化膜の表面状態を示し、(b)は上記部分(1)(2)に対応する部分の貼り合わせ後のSOI層の表面状態を拡大して示す。例えば、図4(a)に示すようにピットクラスタが存在した部分で酸化膜の粗れ(異常成長)が起こり、図4(b)からわかるようにその部分に直径20μm以上のボイドBが観察された。
【0047】
(実施例1)
ピットクラスタの存在しないボンドウエーハを用いて図1に示す本発明方法の工程順でSOIウエーハを製造した例について説明する。まず、CZ法で作製された直径300mm、p型、方位〈100〉、抵抗率10Ω・cmの鏡面研磨されたシリコンウエーハをベースウエーハ56a及びボンドウエーハ52aとして準備した〔図1(a)、ステップ100a〕。次にこれらのウエーハを洗浄した(ステップ101)。
【0048】
ボンドウエーハ52aは、実験例1と同じ製造条件で製造したもので、コンフォ−カル光学系のレーザー顕微鏡により検査し、ウエーハ表面にピットクラスタが検出されないものを選別し使用した。
【0049】
ボンドウエーハ52aの表面に熱酸化により膜厚150nmの酸化膜54aを形成した〔図1(b)、ステップ102〕。更に水素イオンを注入し封入層58を形成した〔図1(c)、ステップ104〕。次にSPM洗浄を行った(ステップ105)。
【0050】
次にボンドウエーハ52aのイオン注入をした面とベースウエーハ56aとを室温で密着させた〔図1(d)、ステップ106〕。更に、窒素雰囲気下で500℃、30分間の剥離熱処理を加えて、ボンドウエーハ52aの一部分を剥離することによって該ボンドウエーハ52aを薄膜化し、厚さ約250nmのSOI層52を得た〔図1(e)、ステップ108〕。その後、窒素雰囲気下で1100℃、2時間の結合熱処理を加えてSOI層52を強固に結合し、SOI構造を有するウエーハ50を作製した〔図1(f)、ステップ110〕。
【0051】
次に、SOI層52の面粗さや歪みを除去するため、アルゴンガス雰囲気による熱処理を行った。これは縦型のヒーター加熱式熱処理装置(バッチ炉)を用いアルゴンガス雰囲気下で1200℃、1時間の熱処理を行っている。これによりイオン注入で生じたダメージやSOI層52表面の粗さがある程度改善される。次に更にSOI層52の表面の品質を改善するため、CMP研磨装置によりSOI層52を研磨した。これは研磨代40nm程度行った。更にSOI層52を犠牲酸化し、SOI層52中のシリコンを酸化し酸化膜を形成し、それをフッ酸により処理することで、最終的にSOI層52が約150nm程度の薄膜SOIウエーハ50を製造した〔図1(g)、ステップ112〕。
【0052】
得られたSOIウエーハのボイドを観察した。ボイドの観察はコンフォーカル光学系のレーザー顕微鏡によって行った。その結果、ボイドは観察されなかった。このようなSOIウエーハを用いデバイスの製造をすれば歩留まりが向上する。
【0053】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【0054】
例えば、上記実施例で示した製造工程は例示列挙したにとどまり、貼り合わせ工程を有するSOIの製造方法であれば、この他に洗浄、熱処理等種々の工程が付加したものでもよく、また工程順の一部変更、更にはSOI層の品質を改質及び厚さ調整を行うCMP研磨などの工程の一部を省略した工程など目的に応じ適宜工程は変更使用することができる。
【0055】
【発明の効果】
以上説明したように、本発明方法によれば、ベースウエーハとしてピットクラスタのないウエーハを用いSOIウエーハを製造する為、ボイドの発生が著しく少なくなり歩留まりの良いSOIウエーハを高い生産性で生産することができる。
【図面の簡単な説明】
【図1】本発明のSOIウエーハの製造方法の工程順の一例を模式図とともに示すフローチャートである。
【図2】実験例1における洗浄後のボンドウエーハの表面についてのコンフォーカル光学系のレーザー顕微鏡による観察結果を示すマップ図である。
【図3】実験例1におけるBOX酸化前後におけるボンドウエーハ表面についてのAFMによる観察の結果を示すもので、(a)(1)はBOX酸化前のボンドウエーハ表面のピットクラスタを示す模式図及び(a)(2)は各ピットの深さを示すグラフであり、(b)(1)はBOX酸化後のボンドウエーハ表面の酸化膜の異常成長を示す模式図及び(b)(2)は異常成長部分の高さを示すグラフである。
【図4】実験例1における貼り合わせ前後におけるコンフォーカル光学系のレーザー顕微鏡による同点観察の結果を示す写真で、(a)はBOX酸化膜形成後貼り合わせ前のボンドウエーハ表面の部分(1)(2)における酸化膜の表面状態を示し、(b)は上記部分(1)(2)に対応する部分の貼り合わせ後のSOI層の表面状態を拡大して示す。
【図5】実験例1におけるSOIウエーハの製造方法の工程順を模式図とともに示すフローチャートである。
【図6】SOIウエーハの構造の一例を示す説明図であって、(a)は上面説明図及び(b)は断面説明図である。
【図7】従来のSOIウエーハの製造方法の工程順の一例を模式図とともに示すフローチャートである。
【符号の説明】
50:SOIウエーハ、52a:ボンドウエーハ、52:SOI層(活性層)、54a:絶縁層(BOX酸化膜)、56a:ベースウエーハ、56:支持基板、58:微小気泡層(封入層)、B:ボイド、PC:ピットクラスタ、X:異常成長。

Claims (5)

  1. 原料ウエーハとなる2枚のウエーハのうち、少なくとも一方のウエーハに絶縁層を形成し、該一方のウエーハと他方のウエーハとを接着剤を用いずに貼り合わせるSOIウエーハの製造方法において、該絶縁層の表面のPV値が1.5nm以下であることを特徴とするSOIウエーハの製造方法。
  2. 前記一方のウエーハとしてピットクラスタが存在しないウエーハを用いることによって、前記絶縁層の表面のPV値を1.5nm以下にすることを特徴とする請求項1記載のSOIウエーハの製造方法。
  3. 前記原料ウエーハとなる2枚のウエーハのうち、少なくとも一方のウエーハに絶縁層を形成すると共に、該一方のウエーハの上面から水素イオン又は希ガスイオンを注入して該一方のウエーハ内部に微小気泡層を形成させた後、該イオンを注入した方の面を、該絶縁層を介して他方のウエーハと密着させ、その後熱処理を加えて該微小気泡層を劈開面として該一方のウエーハの一部分を剥離することによって該一方のウエーハを薄膜化し、さらに熱処理を加えて、該薄膜化した一方のウエーハと該他方のウエーハとを該絶縁層を介して強固に結合することを特徴とする請求項1又は2に記載のSOIウエーハの製造方法。
  4. ウエーハの表面のピットクラスタの有無を検査してピットクラスタが検出されないウエーハを選別し、この選別されたウエーハを前記原料ウエーハとして使用することを特徴とする請求項1〜3のいずれか1項に記載のSOIウエーハの製造方法。
  5. 重金属濃度が10ppb以下の環境で鏡面研磨したウエーハを前記一方のウエーハとして用いることを特徴とする請求項1〜4のいずれか1項に記載のSOIウエーハの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066500A (ja) * 2006-09-07 2008-03-21 Sumco Corp 貼り合わせウェーハおよびその製造方法
WO2008105101A1 (ja) * 2007-02-28 2008-09-04 Shin-Etsu Chemical Co., Ltd. 貼り合わせ基板の製造方法および貼り合わせ基板
JP2008263010A (ja) * 2007-04-11 2008-10-30 Shin Etsu Chem Co Ltd Soi基板の製造方法
JP2008262992A (ja) * 2007-04-10 2008-10-30 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP2010021242A (ja) * 2008-07-09 2010-01-28 Sumco Corp 貼り合わせ用ウェーハの欠陥検出方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Soiウェーハの製造方法
TWI270928B (en) * 2005-07-22 2007-01-11 Sino American Silicon Products Method of manufacturing composite wafer sructure
FR2890489B1 (fr) * 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP5292810B2 (ja) 2005-12-19 2013-09-18 信越半導体株式会社 Soi基板の製造方法
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Sumco 半導体基板の製造方法
KR100828029B1 (ko) * 2006-12-11 2008-05-08 삼성전자주식회사 스택형 반도체 장치의 제조 방법
KR101111693B1 (ko) * 2007-08-01 2012-02-14 김주영 태양전지용 다결정 실리콘 제조방법
US8963337B2 (en) * 2010-09-29 2015-02-24 Varian Semiconductor Equipment Associates Thin wafer support assembly
CN103311172A (zh) 2012-03-16 2013-09-18 中芯国际集成电路制造(上海)有限公司 Soi衬底的形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636407B2 (ja) * 1988-11-05 1994-05-11 信越半導体株式会社 半導体ウエーハ接合方法
JP3098670B2 (ja) * 1994-03-14 2000-10-16 三菱マテリアル株式会社 張り合わせ用半導体ウェーハの研磨表面粗さの管理方法
JP2959704B2 (ja) * 1995-03-27 1999-10-06 信越半導体株式会社 結合ウェーハの製造方法及びこの方法により製造された結合ウェーハ
JPH09232197A (ja) * 1996-02-27 1997-09-05 Sumitomo Sitix Corp 貼り合わせ半導体ウエーハの製造方法
JP3604026B2 (ja) * 1997-02-27 2004-12-22 三菱住友シリコン株式会社 張り合わせシリコン基板の製造方法
JP3219142B2 (ja) * 1997-12-17 2001-10-15 信越半導体株式会社 半導体シリコンウエーハ研磨用研磨剤及び研磨方法
US6884721B2 (en) * 1997-12-25 2005-04-26 Shin-Etsu Handotai Co., Ltd. Silicon wafer storage water and silicon wafer storage method
US6617034B1 (en) * 1998-02-02 2003-09-09 Nippon Steel Corporation SOI substrate and method for production thereof
JP3921823B2 (ja) * 1998-07-15 2007-05-30 信越半導体株式会社 Soiウェーハの製造方法およびsoiウェーハ
JP3900741B2 (ja) * 1999-05-21 2007-04-04 信越半導体株式会社 Soiウェーハの製造方法
JP2001196566A (ja) * 2000-01-07 2001-07-19 Sony Corp 半導体基板およびその製造方法
JP2002176155A (ja) * 2000-12-08 2002-06-21 Toshiba Ceramics Co Ltd 貼り合わせsoiウエハの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066500A (ja) * 2006-09-07 2008-03-21 Sumco Corp 貼り合わせウェーハおよびその製造方法
WO2008105101A1 (ja) * 2007-02-28 2008-09-04 Shin-Etsu Chemical Co., Ltd. 貼り合わせ基板の製造方法および貼り合わせ基板
US8765576B2 (en) 2007-02-28 2014-07-01 Shin-Etsu Chemical Co., Ltd. Process for producing laminated substrate and laminated substrate
JP2008262992A (ja) * 2007-04-10 2008-10-30 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP2008263010A (ja) * 2007-04-11 2008-10-30 Shin Etsu Chem Co Ltd Soi基板の製造方法
JP2010021242A (ja) * 2008-07-09 2010-01-28 Sumco Corp 貼り合わせ用ウェーハの欠陥検出方法

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