JP2001196566A - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
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Abstract
(57)【要約】
【課題】絶縁膜によりＳＯＩ層を分離しても汎用的に用
いることが可能なＳＯＩ基板、および、ＳＯＩ層の薄膜
化が可能で、製造コストとＳＯＩ層膜厚のばらつきを抑
制することができるＳＯＩ基板の製造方法を提供する。 【解決手段】半導体チップの回路パターンを形成するた
めの半導体基板であって、基体３０に形成された絶縁膜
２０上に半導体層１０ｃを有する半導体基板において、
半導体層１０ｃが、半導体チップの回路パターンを形成
する領域Ｃ毎に絶縁膜２０により分離されている構造と
する。半導体からなる第１基板に溝を形成し、溝内およ
び第１基板の上層に第１絶縁膜を形成し、水素イオンを
注入して剥離層を形成し、第２基板を張り合わせ、熱処
理により半導体層を残して第１基板を剥離し、溝の底部
において突出した第１絶縁膜の表面をストッパとして半
導体層を化学的機械研磨処理工程などにより研磨して製
造する。
いることが可能なＳＯＩ基板、および、ＳＯＩ層の薄膜
化が可能で、製造コストとＳＯＩ層膜厚のばらつきを抑
制することができるＳＯＩ基板の製造方法を提供する。 【解決手段】半導体チップの回路パターンを形成するた
めの半導体基板であって、基体３０に形成された絶縁膜
２０上に半導体層１０ｃを有する半導体基板において、
半導体層１０ｃが、半導体チップの回路パターンを形成
する領域Ｃ毎に絶縁膜２０により分離されている構造と
する。半導体からなる第１基板に溝を形成し、溝内およ
び第１基板の上層に第１絶縁膜を形成し、水素イオンを
注入して剥離層を形成し、第２基板を張り合わせ、熱処
理により半導体層を残して第１基板を剥離し、溝の底部
において突出した第１絶縁膜の表面をストッパとして半
導体層を化学的機械研磨処理工程などにより研磨して製
造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板およびそ
の製造方法に関し、特に基体に形成された絶縁膜上に半
導体層を有するＳＯＩ（Silicon On InsulatorまたはSe
miconductor On Insulator）構造の半導体基板（以下、
ＳＯＩ基板ともいう）およびその製造方法に関するもの
である。
の製造方法に関し、特に基体に形成された絶縁膜上に半
導体層を有するＳＯＩ（Silicon On InsulatorまたはSe
miconductor On Insulator）構造の半導体基板（以下、
ＳＯＩ基板ともいう）およびその製造方法に関するもの
である。
【０００２】
【従来の技術】ＭＯＳ電界効果トランジスタ（ＭＯＳＦ
ＥＴ；Metal-Oxide-Semiconductor Field Effect Trans
istor ）を搭載するＬＳＩの高集積化および高性能化に
伴い、基体に形成された絶縁膜上に半導体層（以下、Ｓ
ＯＩ層ともいう）を有するＳＯＩ構造の半導体装置が注
目を集めている。
ＥＴ；Metal-Oxide-Semiconductor Field Effect Trans
istor ）を搭載するＬＳＩの高集積化および高性能化に
伴い、基体に形成された絶縁膜上に半導体層（以下、Ｓ
ＯＩ層ともいう）を有するＳＯＩ構造の半導体装置が注
目を集めている。
【０００３】上記のＳＯＩ構造では、酸化シリコンなど
の絶縁膜により完全な素子分離がなされるため、ソフト
エラーやラッチアップが抑制され、集積度の高いＬＳＩ
においても高い信頼性が得られる。また、拡散層の接合
容量を減らすことができるので、スイッチングに関する
充放電が少なくなり、高速化および低消費電力化に対し
て有利となる。
の絶縁膜により完全な素子分離がなされるため、ソフト
エラーやラッチアップが抑制され、集積度の高いＬＳＩ
においても高い信頼性が得られる。また、拡散層の接合
容量を減らすことができるので、スイッチングに関する
充放電が少なくなり、高速化および低消費電力化に対し
て有利となる。
【０００４】上記のＳＯＩ基板の製造方法としては、こ
れまでにいくつかの提案がなされており、例えば酸素イ
オン注入（ＳＩＭＯＸ）法と、プラズマ操作（ＰＡＣ
Ｅ）法、張り合わせエッチング（ＢＥＳＯＩ）法、特開
平１０−１９９８４０号公報に記載の張り合わせ後に裏
面を研磨する方法、水素イオン注入（スマートカット）
法などの直接張り合わせ法とがある。
れまでにいくつかの提案がなされており、例えば酸素イ
オン注入（ＳＩＭＯＸ）法と、プラズマ操作（ＰＡＣ
Ｅ）法、張り合わせエッチング（ＢＥＳＯＩ）法、特開
平１０−１９９８４０号公報に記載の張り合わせ後に裏
面を研磨する方法、水素イオン注入（スマートカット）
法などの直接張り合わせ法とがある。
【０００５】上記の酸素イオン注入（ＳＩＭＯＸ）法に
おいては、ＳＯＩ層の膜厚を薄くすることは比較的容易
ではあるが、高エネルギーにて高濃度の酸素イオンを注
入するため、イオン注入コストが高くなるという問題を
有している他、シリコン半導体層の結晶性を著しく損な
い、トランジスタなどの半導体素子の特性が劣化し、さ
らに微小領域における酸化膜の膜厚のばらつきが発生す
ることが報告されており、ＳＯＩ層の膜厚を薄くするに
つれてリークなどの問題が顕在化してくる。
おいては、ＳＯＩ層の膜厚を薄くすることは比較的容易
ではあるが、高エネルギーにて高濃度の酸素イオンを注
入するため、イオン注入コストが高くなるという問題を
有している他、シリコン半導体層の結晶性を著しく損な
い、トランジスタなどの半導体素子の特性が劣化し、さ
らに微小領域における酸化膜の膜厚のばらつきが発生す
ることが報告されており、ＳＯＩ層の膜厚を薄くするに
つれてリークなどの問題が顕在化してくる。
【０００６】また、直接張り合わせ法は、ＳＯＩ層の膜
厚が１〜１０μｍのＳＯＩ基板について実用化されてい
る。しかし、プラズマ操作（ＰＡＣＥ）法によると、ダ
メージ研磨除去の精度の限界があり、ＳＯＩ層の膜厚を
薄くすることが困難となっている。また、シリコン半導
体基板を２枚使用するので、製造コストが高いという問
題がある。
厚が１〜１０μｍのＳＯＩ基板について実用化されてい
る。しかし、プラズマ操作（ＰＡＣＥ）法によると、ダ
メージ研磨除去の精度の限界があり、ＳＯＩ層の膜厚を
薄くすることが困難となっている。また、シリコン半導
体基板を２枚使用するので、製造コストが高いという問
題がある。
【０００７】張り合わせエッチング（ＢＥＳＯＩ）法に
おいては、近年陽極酸化による多孔質シリコンを用いた
ＥＬＴＲＡＮ法が開発され、ＳＯＩ層の薄膜化もかなり
進んでいるが、生産性に疑問があり、供給面で不安があ
る。また、この方法においてもシリコン半導体基板を２
枚使用するので、製造コストが高いという問題が残る。
おいては、近年陽極酸化による多孔質シリコンを用いた
ＥＬＴＲＡＮ法が開発され、ＳＯＩ層の薄膜化もかなり
進んでいるが、生産性に疑問があり、供給面で不安があ
る。また、この方法においてもシリコン半導体基板を２
枚使用するので、製造コストが高いという問題が残る。
【０００８】水素イオン注入（スマートカット）法によ
れば、剥離後のシリコン半導体基板を再利用できるの
で、製造コストを抑制することができる。上記の水素イ
オン注入法によるＳＯＩ基板の製造方法について図面を
参照して説明する。
れば、剥離後のシリコン半導体基板を再利用できるの
で、製造コストを抑制することができる。上記の水素イ
オン注入法によるＳＯＩ基板の製造方法について図面を
参照して説明する。
【０００９】まず、図９（ａ）に示すように、例えば、
第１シリコン半導体基板（第１基板）１０上にＣＶＤ
（Chemical Vapor Deposition ）法あるいは熱酸化処理
などにより２００〜４００ｎｍの膜厚で酸化シリコンを
堆積し、絶縁膜２０を形成する。
第１シリコン半導体基板（第１基板）１０上にＣＶＤ
（Chemical Vapor Deposition ）法あるいは熱酸化処理
などにより２００〜４００ｎｍの膜厚で酸化シリコンを
堆積し、絶縁膜２０を形成する。
【００１０】次に、図９（ｂ）に示すように、例えば水
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、剥離時のダメージを考慮して、必要とする
ＳＯＩ層の膜厚分とダメージ層の膜厚（現状では２００
ｎｍ程度）とする。次に、例えばＣＭＰ（Chemical Mec
hanical Polishing ）法により絶縁膜２０を研磨し、そ
の表面を平坦化する。上記ＣＭＰ処理においては、例え
ば発泡ウレタンあるいは不織布タイプの連続発泡体など
の研磨パッドを用いて平均粒径４０ｎｍのコロイダルシ
リカを研磨スラリとする研磨処理により、面粗さが０．
４ｎｍレベルとなるまで研磨し、張り合わせが可能な面
に仕上げる。
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、剥離時のダメージを考慮して、必要とする
ＳＯＩ層の膜厚分とダメージ層の膜厚（現状では２００
ｎｍ程度）とする。次に、例えばＣＭＰ（Chemical Mec
hanical Polishing ）法により絶縁膜２０を研磨し、そ
の表面を平坦化する。上記ＣＭＰ処理においては、例え
ば発泡ウレタンあるいは不織布タイプの連続発泡体など
の研磨パッドを用いて平均粒径４０ｎｍのコロイダルシ
リカを研磨スラリとする研磨処理により、面粗さが０．
４ｎｍレベルとなるまで研磨し、張り合わせが可能な面
に仕上げる。
【００１１】次に、図９（ｃ）に示すように、第１基板
１０上に形成した絶縁膜２０の上方に、第２シリコン半
導体基板（第２基板）３０を張り合わせる。ここで、図
面上は図９（ｂ）に対して、絶縁膜２０を形成した第１
基板１０を上下を反転して描いている。上記の張り合わ
せに際しては、第２基板３０の表面を予め第１基板１０
と同様に、発泡ウレタンなどの研磨パッドを用いて平均
粒径４０ｎｍのコロイダルシリカを研磨スラリとする研
磨処理により、面粗さが０．４ｎｍレベルとなるまで研
磨処理して張り合わせ可能な面としておき、さらに、例
えばＲＣＡ洗浄処理（アンモニア水、過酸化水素水およ
び高純度水（NH3:H2O2:H2O=1:2:7）の混合洗浄液による
洗浄処理）などにより、張り合わせ面である第１基板１
０の絶縁膜２０表面と第２基板３０の表面を洗浄（張り
合わせ面のパーティクルの除去）および親水化（張り合
わせ面へのＯＨ基の導入）する。これにより、張り合わ
せの安定化を計ることができる。
１０上に形成した絶縁膜２０の上方に、第２シリコン半
導体基板（第２基板）３０を張り合わせる。ここで、図
面上は図９（ｂ）に対して、絶縁膜２０を形成した第１
基板１０を上下を反転して描いている。上記の張り合わ
せに際しては、第２基板３０の表面を予め第１基板１０
と同様に、発泡ウレタンなどの研磨パッドを用いて平均
粒径４０ｎｍのコロイダルシリカを研磨スラリとする研
磨処理により、面粗さが０．４ｎｍレベルとなるまで研
磨処理して張り合わせ可能な面としておき、さらに、例
えばＲＣＡ洗浄処理（アンモニア水、過酸化水素水およ
び高純度水（NH3:H2O2:H2O=1:2:7）の混合洗浄液による
洗浄処理）などにより、張り合わせ面である第１基板１
０の絶縁膜２０表面と第２基板３０の表面を洗浄（張り
合わせ面のパーティクルの除去）および親水化（張り合
わせ面へのＯＨ基の導入）する。これにより、張り合わ
せの安定化を計ることができる。
【００１２】次に、図１０（ａ）に示すように、酸素あ
るいは不活性ガス雰囲気下で、最初に４００℃程度の熱
処理により上記張り合わせ面の接着強度を高めた後、さ
らに６００℃程度の熱処理を行うことで上記剥離面１１
において絶縁膜２０上に半導体層１０ａを残しながら、
第１基板１０ｂを剥離する。上記の第１基板１０ｂは回
収され、表面を平坦化した後に、第１基板あるいはその
他の半導体基板として再利用することが可能である。上
記の第２基板３０と絶縁膜２０の張り合わせ面の接着強
度をさらに高めるために、例えば、８００〜１１００℃
の温度で３０分〜２時間程度の熱処理を施す。例えばホ
ウ素などの不純物が半導体層１０ａ中に既に導入されて
いる場合には、拡散を防止するために８００℃程度の低
温で行うことが好ましい。
るいは不活性ガス雰囲気下で、最初に４００℃程度の熱
処理により上記張り合わせ面の接着強度を高めた後、さ
らに６００℃程度の熱処理を行うことで上記剥離面１１
において絶縁膜２０上に半導体層１０ａを残しながら、
第１基板１０ｂを剥離する。上記の第１基板１０ｂは回
収され、表面を平坦化した後に、第１基板あるいはその
他の半導体基板として再利用することが可能である。上
記の第２基板３０と絶縁膜２０の張り合わせ面の接着強
度をさらに高めるために、例えば、８００〜１１００℃
の温度で３０分〜２時間程度の熱処理を施す。例えばホ
ウ素などの不純物が半導体層１０ａ中に既に導入されて
いる場合には、拡散を防止するために８００℃程度の低
温で行うことが好ましい。
【００１３】次に、図１０（ｂ）に示すように、例えば
ＣＭＰ法により、半導体層１０ａをダメージ層に相当す
る２００ｎｍ分研磨して、剥離時のダメージを除去し、
半導体層の表面を平坦化して、所望のＳＯＩ基板とす
る。上記ＣＭＰ処理においては、例えば不織布タイプの
連続発泡体など発泡ウレタンを研磨パッドとし、研磨ス
ラリとして平均粒径４０ｎｍのコロイダルシリカあるい
はエチレンジアミン液などを用いる研磨処理により、Ｌ
ＳＩデバイスに必要な表面粗さおよびＳＯＩ層膜厚に仕
上げる。
ＣＭＰ法により、半導体層１０ａをダメージ層に相当す
る２００ｎｍ分研磨して、剥離時のダメージを除去し、
半導体層の表面を平坦化して、所望のＳＯＩ基板とす
る。上記ＣＭＰ処理においては、例えば不織布タイプの
連続発泡体など発泡ウレタンを研磨パッドとし、研磨ス
ラリとして平均粒径４０ｎｍのコロイダルシリカあるい
はエチレンジアミン液などを用いる研磨処理により、Ｌ
ＳＩデバイスに必要な表面粗さおよびＳＯＩ層膜厚に仕
上げる。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
水素イオン注入（スマートカット）法でのＳＯＩ基板の
製造方法によると、ダメージ層の除去のための研磨処理
工程の精度のために、ＳＯＩ層の膜厚は１００ｎｍ程度
までの薄膜化が限界となっており、半導体装置が微細化
され、設計ルールが０．１μｍとなった場合に、ＳＯＩ
層の膜厚として望まれている３０〜５０ｎｍ程度までの
薄膜化を実現することができない。
水素イオン注入（スマートカット）法でのＳＯＩ基板の
製造方法によると、ダメージ層の除去のための研磨処理
工程の精度のために、ＳＯＩ層の膜厚は１００ｎｍ程度
までの薄膜化が限界となっており、半導体装置が微細化
され、設計ルールが０．１μｍとなった場合に、ＳＯＩ
層の膜厚として望まれている３０〜５０ｎｍ程度までの
薄膜化を実現することができない。
【００１５】特開平１０−１９９８４０号公報に記載の
張り合わせ後に裏面を研磨する方法では、研磨のストッ
パとなる膜を形成しておき、シリコン半導体基板を張り
合わせた後に裏面を研磨して形成するが、研磨のストッ
パとなる膜を素子分離絶縁膜のパターンなどの特定のパ
ターンで形成するので、汎用的なＳＯＩ基板を形成する
ことができないという問題がある。また、この方法にお
いても、シリコン半導体基板を２枚使用するので、製造
コストが高いという問題があり、さらに裏面側から厚い
シリコン半導体基板を研削しなければならないので、そ
の研削精度によるＳＯＩ層の膜厚のばらつきの問題があ
る。
張り合わせ後に裏面を研磨する方法では、研磨のストッ
パとなる膜を形成しておき、シリコン半導体基板を張り
合わせた後に裏面を研磨して形成するが、研磨のストッ
パとなる膜を素子分離絶縁膜のパターンなどの特定のパ
ターンで形成するので、汎用的なＳＯＩ基板を形成する
ことができないという問題がある。また、この方法にお
いても、シリコン半導体基板を２枚使用するので、製造
コストが高いという問題があり、さらに裏面側から厚い
シリコン半導体基板を研削しなければならないので、そ
の研削精度によるＳＯＩ層の膜厚のばらつきの問題があ
る。
【００１６】本発明は上記の問題に鑑みてなされたもの
であり、本発明の目的は、絶縁膜によりＳＯＩ層を分離
した構造としても汎用的に用いることが可能なＳＯＩ構
造の半導体基板、および、ＳＯＩ層の薄膜化が可能で、
製造コストとＳＯＩ層膜厚のばらつきを抑制することが
できるＳＯＩ構造の半導体基板の製造方法を提供するこ
とである。
であり、本発明の目的は、絶縁膜によりＳＯＩ層を分離
した構造としても汎用的に用いることが可能なＳＯＩ構
造の半導体基板、および、ＳＯＩ層の薄膜化が可能で、
製造コストとＳＯＩ層膜厚のばらつきを抑制することが
できるＳＯＩ構造の半導体基板の製造方法を提供するこ
とである。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体基板は、半導体チップの回路パター
ンを形成するための半導体基板であって、基体と、前記
基体上に形成された絶縁膜と、前記絶縁膜上に形成され
た半導体層とを有し、前記半導体層が、前記半導体チッ
プの回路パターンを形成する領域毎に、前記絶縁膜によ
り分離されている。
め、本発明の半導体基板は、半導体チップの回路パター
ンを形成するための半導体基板であって、基体と、前記
基体上に形成された絶縁膜と、前記絶縁膜上に形成され
た半導体層とを有し、前記半導体層が、前記半導体チッ
プの回路パターンを形成する領域毎に、前記絶縁膜によ
り分離されている。
【００１８】上記の本発明の半導体基板は、好適には、
前記半導体層の下部における前記絶縁膜中に、導電膜が
形成されている。
前記半導体層の下部における前記絶縁膜中に、導電膜が
形成されている。
【００１９】上記の半導体基板によれば、基体に形成さ
れた絶縁膜上に半導体層を有する半導体チップの回路パ
ターンを形成するための半導体基板において、半導体層
が、半導体チップの回路パターンを形成する領域毎に、
前記絶縁膜により分離されているので、特定の素子分離
パターンに限定されてはおらず、絶縁膜によりＳＯＩ構
造の半導体層を分離した構造としても汎用的に用いるこ
とが可能である。
れた絶縁膜上に半導体層を有する半導体チップの回路パ
ターンを形成するための半導体基板において、半導体層
が、半導体チップの回路パターンを形成する領域毎に、
前記絶縁膜により分離されているので、特定の素子分離
パターンに限定されてはおらず、絶縁膜によりＳＯＩ構
造の半導体層を分離した構造としても汎用的に用いるこ
とが可能である。
【００２０】また、上記の目的を達成するため、本発明
の半導体基板の製造方法は、基体に形成された絶縁膜上
に半導体層を有する半導体基板の製造方法であって、半
導体からなる第１基板に、所定のパターンを有する所定
の深さの溝を形成する工程と、前記溝内および前記第１
基板の上層に第１絶縁膜を形成する工程と、前記第１基
板の所定の深さの領域に、前記第１基板を剥離するため
の不純物を導入する工程と、前記第１絶縁膜の上方から
第２基板を張り合わせる工程と、熱処理により、前記第
１基板の表層部分である半導体層を前記第１絶縁膜上に
残しながら、前記不純物が導入された領域において前記
第１基板を剥離する工程と、前記溝の底部において突出
した形状となる前記第１絶縁膜の表面をストッパとして
前記半導体層を研磨する工程とを有する。
の半導体基板の製造方法は、基体に形成された絶縁膜上
に半導体層を有する半導体基板の製造方法であって、半
導体からなる第１基板に、所定のパターンを有する所定
の深さの溝を形成する工程と、前記溝内および前記第１
基板の上層に第１絶縁膜を形成する工程と、前記第１基
板の所定の深さの領域に、前記第１基板を剥離するため
の不純物を導入する工程と、前記第１絶縁膜の上方から
第２基板を張り合わせる工程と、熱処理により、前記第
１基板の表層部分である半導体層を前記第１絶縁膜上に
残しながら、前記不純物が導入された領域において前記
第１基板を剥離する工程と、前記溝の底部において突出
した形状となる前記第１絶縁膜の表面をストッパとして
前記半導体層を研磨する工程とを有する。
【００２１】上記の本発明の半導体基板の製造方法は、
好適には、前記溝を形成する工程においては、前記半導
体層に形成する半導体チップの回路パターンの外周領域
において所定の深さの溝を形成する。
好適には、前記溝を形成する工程においては、前記半導
体層に形成する半導体チップの回路パターンの外周領域
において所定の深さの溝を形成する。
【００２２】上記の本発明の半導体基板の製造方法は、
好適には、前記溝を形成する工程においては、前記半導
体層を研磨する工程後に得られる前記半導体層の膜厚が
所定の膜厚となるように、前記溝の深さを決定する。
好適には、前記溝を形成する工程においては、前記半導
体層を研磨する工程後に得られる前記半導体層の膜厚が
所定の膜厚となるように、前記溝の深さを決定する。
【００２３】上記の本発明の半導体基板の製造方法は、
好適には、前記第１絶縁膜を形成する工程においては、
前記第１基板に対する研磨速度が十分に遅い絶縁性材料
により形成する。さらに好適には、前記第１基板として
シリコン半導体基板を用い、前記第１絶縁膜を酸化シリ
コンにより形成する。
好適には、前記第１絶縁膜を形成する工程においては、
前記第１基板に対する研磨速度が十分に遅い絶縁性材料
により形成する。さらに好適には、前記第１基板として
シリコン半導体基板を用い、前記第１絶縁膜を酸化シリ
コンにより形成する。
【００２４】上記の本発明の半導体基板の製造方法は、
好適には、前記第１絶縁膜を形成する工程が、当該第１
絶縁膜を平坦化する工程を含む。さらに好適には、前記
第１絶縁膜を平坦化する工程が化学的機械研磨処理工程
である。
好適には、前記第１絶縁膜を形成する工程が、当該第１
絶縁膜を平坦化する工程を含む。さらに好適には、前記
第１絶縁膜を平坦化する工程が化学的機械研磨処理工程
である。
【００２５】上記の本発明の半導体基板の製造方法は、
好適には、前記第１基板を剥離するための不純物を導入
する工程においては、水素イオンをイオン注入する。
好適には、前記第１基板を剥離するための不純物を導入
する工程においては、水素イオンをイオン注入する。
【００２６】上記の本発明の半導体基板の製造方法は、
好適には、前記半導体層を研磨する工程が化学的機械研
磨処理工程である。
好適には、前記半導体層を研磨する工程が化学的機械研
磨処理工程である。
【００２７】上記の本発明の半導体基板の製造方法は、
好適には、前記第１絶縁膜を形成する工程の後、前記第
１基板を剥離するための不純物を導入する工程の前に、
前記第１絶縁膜の上層に導電膜を形成する工程と、前記
導電膜の上層に第２絶縁膜を形成する工程をさらに有す
る。さらに好適には、前記第２絶縁膜を形成する工程
が、当該第２絶縁膜を平坦化する工程を含み、さらに好
適には、前記第２絶縁膜を平坦化する工程が化学的機械
研磨処理工程である。
好適には、前記第１絶縁膜を形成する工程の後、前記第
１基板を剥離するための不純物を導入する工程の前に、
前記第１絶縁膜の上層に導電膜を形成する工程と、前記
導電膜の上層に第２絶縁膜を形成する工程をさらに有す
る。さらに好適には、前記第２絶縁膜を形成する工程
が、当該第２絶縁膜を平坦化する工程を含み、さらに好
適には、前記第２絶縁膜を平坦化する工程が化学的機械
研磨処理工程である。
【００２８】上記の半導体基板の製造方法は、半導体か
らなる第１基板に、半導体層に形成する半導体チップの
回路パターンの外周領域など、所定のパターンを有する
所定の深さの溝を形成し、溝内および第１基板の上層に
第１絶縁膜を形成し、第１絶縁膜表面を化学的機械研磨
処理工程などにより平坦化する。次に、第１基板の所定
の深さの領域に、第１基板を剥離するための水素イオン
などの不純物を導入する。次に、第１絶縁膜の上方から
第２基板を張り合わせる工程と、熱処理により、第１基
板の表層部分である半導体層を前記第１絶縁膜上に残し
ながら、不純物が導入された領域において第１基板を剥
離する。次に、溝の底部において突出した形状となる第
１絶縁膜の表面をストッパとして半導体層を化学的機械
研磨処理工程などにより研磨する。
らなる第１基板に、半導体層に形成する半導体チップの
回路パターンの外周領域など、所定のパターンを有する
所定の深さの溝を形成し、溝内および第１基板の上層に
第１絶縁膜を形成し、第１絶縁膜表面を化学的機械研磨
処理工程などにより平坦化する。次に、第１基板の所定
の深さの領域に、第１基板を剥離するための水素イオン
などの不純物を導入する。次に、第１絶縁膜の上方から
第２基板を張り合わせる工程と、熱処理により、第１基
板の表層部分である半導体層を前記第１絶縁膜上に残し
ながら、不純物が導入された領域において第１基板を剥
離する。次に、溝の底部において突出した形状となる第
１絶縁膜の表面をストッパとして半導体層を化学的機械
研磨処理工程などにより研磨する。
【００２９】上記の半導体基板の製造方法によれば、上
記のように溝の底部において突出した形状となる第１絶
縁膜の表面をストッパとして半導体層を研磨するので、
溝の深さに応じてＳＯＩ層の薄膜化が可能で、例えば３
０〜５０ｎｍの膜厚に対応することができる。また、剥
離後の基板を再利用できるので、製造コストを抑制する
ことができ、さらに剥離層で剥離した膜厚の分の研磨ば
らつきしか発生しないことと、上記のように研磨処理に
ストッパを用いているので、ＳＯＩ層膜厚のばらつきを
抑制することができる。また、第１絶縁膜を形成する工
程の後、第１基板を剥離するための不純物を導入する工
程の前に、第１絶縁膜の上層に導電膜を形成し、導電膜
の上層に第２絶縁膜を形成することにより、バックゲー
ト構造の半導体素子を形成することができるＳＯＩ構造
の半導体基板を製造することができる。
記のように溝の底部において突出した形状となる第１絶
縁膜の表面をストッパとして半導体層を研磨するので、
溝の深さに応じてＳＯＩ層の薄膜化が可能で、例えば３
０〜５０ｎｍの膜厚に対応することができる。また、剥
離後の基板を再利用できるので、製造コストを抑制する
ことができ、さらに剥離層で剥離した膜厚の分の研磨ば
らつきしか発生しないことと、上記のように研磨処理に
ストッパを用いているので、ＳＯＩ層膜厚のばらつきを
抑制することができる。また、第１絶縁膜を形成する工
程の後、第１基板を剥離するための不純物を導入する工
程の前に、第１絶縁膜の上層に導電膜を形成し、導電膜
の上層に第２絶縁膜を形成することにより、バックゲー
ト構造の半導体素子を形成することができるＳＯＩ構造
の半導体基板を製造することができる。
【００３０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００３１】第１実施形態 図１（ａ）は本実施形態に係る半導体基板（ＳＯＩ基
板）の平面図である。半導体ウェーハＷは、基板に形成
された絶縁膜上に半導体層を有する構造となっている。
ここで、半導体チップの回路パターンを形成した後に個
々の半導体チップに分割（ダイシング）するときのスク
ライブラインＳＬとなる、半導体層に形成する半導体チ
ップの回路パターンの外周領域において、前記絶縁膜が
表面に突出した構造Ｇを有しており、これによって前記
半導体層が半導体チップの回路パターンを形成する領域
Ｃ毎に分離されている。
板）の平面図である。半導体ウェーハＷは、基板に形成
された絶縁膜上に半導体層を有する構造となっている。
ここで、半導体チップの回路パターンを形成した後に個
々の半導体チップに分割（ダイシング）するときのスク
ライブラインＳＬとなる、半導体層に形成する半導体チ
ップの回路パターンの外周領域において、前記絶縁膜が
表面に突出した構造Ｇを有しており、これによって前記
半導体層が半導体チップの回路パターンを形成する領域
Ｃ毎に分離されている。
【００３２】図１（ｂ）は図１（ａ）中のＡ−Ａ’にお
ける断面図である。支持基板３０の張り合わせ面の上面
に、例えば酸化シリコンからなる絶縁膜２０が形成され
ており、その上層にＳＯＩ構造のシリコン半導体層（Ｓ
ＯＩ層）１０ｃが形成されている。上記ＳＯＩ層１０ｃ
は、半導体層に形成する半導体チップの回路パターンの
外周領域において前記絶縁膜が表面に突出した構造Ｇを
有しており、これにより半導体層１０ｃが半導体チップ
の回路パターンを形成する領域毎に分離されている。
ける断面図である。支持基板３０の張り合わせ面の上面
に、例えば酸化シリコンからなる絶縁膜２０が形成され
ており、その上層にＳＯＩ構造のシリコン半導体層（Ｓ
ＯＩ層）１０ｃが形成されている。上記ＳＯＩ層１０ｃ
は、半導体層に形成する半導体チップの回路パターンの
外周領域において前記絶縁膜が表面に突出した構造Ｇを
有しており、これにより半導体層１０ｃが半導体チップ
の回路パターンを形成する領域毎に分離されている。
【００３３】上記の本実施形態の半導体基板は、基板に
形成された絶縁膜上に半導体層を有する半導体チップの
回路パターンを形成するための半導体基板において、半
導体層１０ｃが、半導体チップの回路パターンを形成す
る領域Ｃ毎に絶縁膜により分離されているので、特定の
素子分離パターンに限定されてはおらず、絶縁膜２０に
よりＳＯＩ構造の半導体層１０ｃを分離した構造として
も汎用的に用いることが可能である。
形成された絶縁膜上に半導体層を有する半導体チップの
回路パターンを形成するための半導体基板において、半
導体層１０ｃが、半導体チップの回路パターンを形成す
る領域Ｃ毎に絶縁膜により分離されているので、特定の
素子分離パターンに限定されてはおらず、絶縁膜２０に
よりＳＯＩ構造の半導体層１０ｃを分離した構造として
も汎用的に用いることが可能である。
【００３４】上記のＳＯＩ基板の製造方法について、図
１（ａ）中のＡ−Ａ’における断面図に相当する図面を
参照して説明する。まず、図２（ａ）に示すように、例
えば、フォトリソグラフィー工程により第１シリコン半
導体基板（第１基板）１０上にレジスト膜Ｒをパターン
形成し、ＲＩＥ（反応性イオンエッチング）などのエッ
チングを行い、第１基板１０表面に幅１００μｍ、深さ
５０ｎｍの溝Ｇを形成する。ここで、溝Ｇは、ＳＯＩ基
板の半導体層に形成する半導体チップの回路パターンの
外周領域において、例えば２０ｍｍピッチの格子状パタ
ーンとなるように形成する。
１（ａ）中のＡ−Ａ’における断面図に相当する図面を
参照して説明する。まず、図２（ａ）に示すように、例
えば、フォトリソグラフィー工程により第１シリコン半
導体基板（第１基板）１０上にレジスト膜Ｒをパターン
形成し、ＲＩＥ（反応性イオンエッチング）などのエッ
チングを行い、第１基板１０表面に幅１００μｍ、深さ
５０ｎｍの溝Ｇを形成する。ここで、溝Ｇは、ＳＯＩ基
板の半導体層に形成する半導体チップの回路パターンの
外周領域において、例えば２０ｍｍピッチの格子状パタ
ーンとなるように形成する。
【００３５】次に、図２（ｂ）に示すように、例えばＣ
ＶＤ（Chemical Vapor Deposition）法などにより溝Ｇ
内および第１基板１０上に、例えば４００ｎｍの膜厚で
酸化シリコンを堆積し、絶縁膜２０を形成する。
ＶＤ（Chemical Vapor Deposition）法などにより溝Ｇ
内および第１基板１０上に、例えば４００ｎｍの膜厚で
酸化シリコンを堆積し、絶縁膜２０を形成する。
【００３６】次に、図２（ｃ）に示すように、例えばＣ
ＭＰ（Chemical Mechanical Polishing ）法により絶縁
膜２０を研磨し、その表面を平坦化する。上記ＣＭＰ処
理においては、例えばポリウレタン発泡体を研磨パッド
として平均粒径８０ｎｍのコロイダルシリカを研磨スラ
リとする研磨処理により、絶縁膜２０表面の段差を除去
し、さらに不織布タイプの連続発泡体などの研磨パッド
を用いて平均粒径４０ｎｍのコロイダルシリカを研磨ス
ラリとする研磨処理により、面粗さが０．４ｎｍレベル
となるまで研磨し、張り合わせが可能な面に仕上げる。
ＭＰ（Chemical Mechanical Polishing ）法により絶縁
膜２０を研磨し、その表面を平坦化する。上記ＣＭＰ処
理においては、例えばポリウレタン発泡体を研磨パッド
として平均粒径８０ｎｍのコロイダルシリカを研磨スラ
リとする研磨処理により、絶縁膜２０表面の段差を除去
し、さらに不織布タイプの連続発泡体などの研磨パッド
を用いて平均粒径４０ｎｍのコロイダルシリカを研磨ス
ラリとする研磨処理により、面粗さが０．４ｎｍレベル
となるまで研磨し、張り合わせが可能な面に仕上げる。
【００３７】次に、図３（ａ）に示すように、例えば水
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、剥離時のダメージを考慮して、例えば溝Ｇ
の底部から２００ｎｍ程度の深さとする。即ち、溝の深
さが５０ｎｍ、上記研磨処理後の絶縁膜２０の膜厚が２
００ｎｍであるとすると、絶縁膜２０表面から合計４５
０ｎｍの深さに剥離面１１を形成する。上記の不純物導
入による剥離面の形成工程と、張り合わせ面に仕上げる
研磨処理工程は、順序を入れ替えることもできる。
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、剥離時のダメージを考慮して、例えば溝Ｇ
の底部から２００ｎｍ程度の深さとする。即ち、溝の深
さが５０ｎｍ、上記研磨処理後の絶縁膜２０の膜厚が２
００ｎｍであるとすると、絶縁膜２０表面から合計４５
０ｎｍの深さに剥離面１１を形成する。上記の不純物導
入による剥離面の形成工程と、張り合わせ面に仕上げる
研磨処理工程は、順序を入れ替えることもできる。
【００３８】次に、図３（ｂ）に示すように、第１基板
１０上に形成した絶縁膜２０の上方に、第２シリコン半
導体基板（第２基板）３０を張り合わせる。ここで、図
面上は図３（ａ）に対して、絶縁膜２０を形成した第１
基板１０を上下を反転して描いている。上記の張り合わ
せに際しては、第２基板３０の表面を予め第１基板１０
と同様に張り合わせ可能な面となるように研磨処理を施
し、さらに、例えばＲＣＡ洗浄処理（アンモニア水、過
酸化水素水および高純度水（NH3:H2O2:H2O=1:2:7）の混
合洗浄液による洗浄処理）などにより、張り合わせ面で
ある第１基板１０の絶縁膜２０表面と第２基板３０の表
面を洗浄（張り合わせ面のパーティクルの除去）および
親水化（張り合わせ面へのＯＨ基の導入）する。これに
より、張り合わせの安定化を計ることができる。
１０上に形成した絶縁膜２０の上方に、第２シリコン半
導体基板（第２基板）３０を張り合わせる。ここで、図
面上は図３（ａ）に対して、絶縁膜２０を形成した第１
基板１０を上下を反転して描いている。上記の張り合わ
せに際しては、第２基板３０の表面を予め第１基板１０
と同様に張り合わせ可能な面となるように研磨処理を施
し、さらに、例えばＲＣＡ洗浄処理（アンモニア水、過
酸化水素水および高純度水（NH3:H2O2:H2O=1:2:7）の混
合洗浄液による洗浄処理）などにより、張り合わせ面で
ある第１基板１０の絶縁膜２０表面と第２基板３０の表
面を洗浄（張り合わせ面のパーティクルの除去）および
親水化（張り合わせ面へのＯＨ基の導入）する。これに
より、張り合わせの安定化を計ることができる。
【００３９】次に、図４（ａ）に示すように、酸素ある
いは不活性ガス雰囲気下で、最初に４００℃程度の熱処
理により上記張り合わせ面の接着強度を高めた後、さら
に６００℃程度の熱処理を行うことで上記剥離面１１に
おいて絶縁膜２０上に半導体層１０ａを残しながら、第
１基板１０ｂを剥離する。上記の第１基板１０ｂは回収
され、表面を平坦化した後に、第１基板あるいはその他
の半導体基板として再利用することが可能である。上記
の第２基板３０と絶縁膜２０の張り合わせ面の接着強度
をさらに高めるために、例えば、８００〜１１００℃の
温度で３０分〜２時間程度の熱処理を施す。例えばホウ
素などの不純物が半導体層１０ａ中に既に導入されてい
る場合には、拡散を防止するために８００℃程度の低温
で行うことが好ましい。
いは不活性ガス雰囲気下で、最初に４００℃程度の熱処
理により上記張り合わせ面の接着強度を高めた後、さら
に６００℃程度の熱処理を行うことで上記剥離面１１に
おいて絶縁膜２０上に半導体層１０ａを残しながら、第
１基板１０ｂを剥離する。上記の第１基板１０ｂは回収
され、表面を平坦化した後に、第１基板あるいはその他
の半導体基板として再利用することが可能である。上記
の第２基板３０と絶縁膜２０の張り合わせ面の接着強度
をさらに高めるために、例えば、８００〜１１００℃の
温度で３０分〜２時間程度の熱処理を施す。例えばホウ
素などの不純物が半導体層１０ａ中に既に導入されてい
る場合には、拡散を防止するために８００℃程度の低温
で行うことが好ましい。
【００４０】次に、図４（ｂ）に示すように、例えばＣ
ＭＰ法により、溝Ｇに埋め込まれた絶縁膜部分２０ａの
表面をストッパとして半導体層１０ａを２００ｎｍ分研
磨して、剥離時のダメージを除去し、半導体層の表面を
平坦化し、図１に示す所望のＳＯＩ基板とする。上記Ｃ
ＭＰ処理においては、例えば不織布タイプの連続発泡体
など発泡ウレタンを研磨パッドとし、研磨スラリとして
平均粒径４０ｎｍのコロイダルシリカあるいはエチレン
ジアミン液などを用いる研磨処理により、ＬＳＩデバイ
スに必要な表面粗さおよびＳＯＩ層膜厚に仕上げる。
ＭＰ法により、溝Ｇに埋め込まれた絶縁膜部分２０ａの
表面をストッパとして半導体層１０ａを２００ｎｍ分研
磨して、剥離時のダメージを除去し、半導体層の表面を
平坦化し、図１に示す所望のＳＯＩ基板とする。上記Ｃ
ＭＰ処理においては、例えば不織布タイプの連続発泡体
など発泡ウレタンを研磨パッドとし、研磨スラリとして
平均粒径４０ｎｍのコロイダルシリカあるいはエチレン
ジアミン液などを用いる研磨処理により、ＬＳＩデバイ
スに必要な表面粗さおよびＳＯＩ層膜厚に仕上げる。
【００４１】上記のＣＭＰ研磨処理において、予め第１
基板１０に形成した溝Ｇに埋め込まれた絶縁膜部分２０
ａが第２基板３０表面から上方に突出した形状となって
おり、絶縁膜２０の酸化シリコンが半導体層１０ａのシ
リコンに対して大きな研磨速度比を有しているので、こ
の溝Ｇに埋め込まれた絶縁膜部分２０ａの表面をストッ
パとして半導体層１０ａを研磨することが可能である。
上記の研磨処理の結果、図４（ｂ）に示すような絶縁膜
２０により半導体チップの回路パターンを形成する領域
毎に分離された半導体層（ＳＯＩ層）１０ｃとすること
ができる。上記の溝Ｇに埋め込まれた絶縁膜部分２０ａ
は、上記で得られたＳＯＩ基板に半導体チップの回路パ
ターンを形成した後に個々の半導体チップに分割（ダイ
シング）するときのスクライブラインＳＬとすることが
できる。上記のＳＯＩ層１０ｃの膜厚は、上記の研磨処
理の条件にもよるが、溝Ｇに埋め込まれた絶縁膜部分２
０ａの表面をストッパとしているので、溝Ｇの深さ相当
に制御することができ、例えば溝Ｇの深さを５０ｎｍと
することで、ＳＯＩ層１０ｃの膜厚を５０ｎｍ程度とす
ることができる。
基板１０に形成した溝Ｇに埋め込まれた絶縁膜部分２０
ａが第２基板３０表面から上方に突出した形状となって
おり、絶縁膜２０の酸化シリコンが半導体層１０ａのシ
リコンに対して大きな研磨速度比を有しているので、こ
の溝Ｇに埋め込まれた絶縁膜部分２０ａの表面をストッ
パとして半導体層１０ａを研磨することが可能である。
上記の研磨処理の結果、図４（ｂ）に示すような絶縁膜
２０により半導体チップの回路パターンを形成する領域
毎に分離された半導体層（ＳＯＩ層）１０ｃとすること
ができる。上記の溝Ｇに埋め込まれた絶縁膜部分２０ａ
は、上記で得られたＳＯＩ基板に半導体チップの回路パ
ターンを形成した後に個々の半導体チップに分割（ダイ
シング）するときのスクライブラインＳＬとすることが
できる。上記のＳＯＩ層１０ｃの膜厚は、上記の研磨処
理の条件にもよるが、溝Ｇに埋め込まれた絶縁膜部分２
０ａの表面をストッパとしているので、溝Ｇの深さ相当
に制御することができ、例えば溝Ｇの深さを５０ｎｍと
することで、ＳＯＩ層１０ｃの膜厚を５０ｎｍ程度とす
ることができる。
【００４２】上記の本実施形態の半導体基板の製造方法
によれば、上記のように溝Ｇに埋め込まれた絶縁膜部分
２０ａ（溝Ｇの底部において突出した形状となる絶縁膜
２０部分）の表面をストッパとして半導体層を研磨する
ので、溝の深さに応じてＳＯＩ層の薄膜化が可能であ
り、例えば３０〜５０ｎｍの膜厚に対応することができ
る。また、剥離後の基板を再利用できるので、製造コス
トを抑制することができ、さらに剥離層で剥離した膜厚
の分の研磨ばらつきしか発生しないことと、上記のよう
に研磨処理にストッパを用いているので、ＳＯＩ層膜厚
のばらつきを抑制することができる。
によれば、上記のように溝Ｇに埋め込まれた絶縁膜部分
２０ａ（溝Ｇの底部において突出した形状となる絶縁膜
２０部分）の表面をストッパとして半導体層を研磨する
ので、溝の深さに応じてＳＯＩ層の薄膜化が可能であ
り、例えば３０〜５０ｎｍの膜厚に対応することができ
る。また、剥離後の基板を再利用できるので、製造コス
トを抑制することができ、さらに剥離層で剥離した膜厚
の分の研磨ばらつきしか発生しないことと、上記のよう
に研磨処理にストッパを用いているので、ＳＯＩ層膜厚
のばらつきを抑制することができる。
【００４３】第２実施形態 図５（ａ）は本実施形態に係る半導体基板（ＳＯＩ基
板）の平面図であり、図５（ｂ）は図５（ａ）中のＡ−
Ａ’における断面図である。本実施形態に係るＳＯＩ基
板は、第１実施形態に係るＳＯＩ基板と実質的に同様で
あるが、支持基板３０の張り合わせ面の上面に例えば酸
化シリコンからなる下層絶縁膜２１が形成されており、
その上層に例えばポリシリコンなどの導電膜１２が形成
されており、その上面に例えば酸化シリコンからなる上
層絶縁膜２０が形成されており、その上層にＳＯＩ構造
のシリコン半導体層（ＳＯＩ層）１０ｃが形成されてい
る。上記ＳＯＩ層１０ｃは、半導体層に形成する半導体
チップの回路パターンの外周領域において前記上層絶縁
膜２０が表面に突出した構造Ｇを有しており、これによ
り半導体層１０ｃが半導体チップの回路パターンを形成
する領域毎に分離されている。
板）の平面図であり、図５（ｂ）は図５（ａ）中のＡ−
Ａ’における断面図である。本実施形態に係るＳＯＩ基
板は、第１実施形態に係るＳＯＩ基板と実質的に同様で
あるが、支持基板３０の張り合わせ面の上面に例えば酸
化シリコンからなる下層絶縁膜２１が形成されており、
その上層に例えばポリシリコンなどの導電膜１２が形成
されており、その上面に例えば酸化シリコンからなる上
層絶縁膜２０が形成されており、その上層にＳＯＩ構造
のシリコン半導体層（ＳＯＩ層）１０ｃが形成されてい
る。上記ＳＯＩ層１０ｃは、半導体層に形成する半導体
チップの回路パターンの外周領域において前記上層絶縁
膜２０が表面に突出した構造Ｇを有しており、これによ
り半導体層１０ｃが半導体チップの回路パターンを形成
する領域毎に分離されている。
【００４４】上記の本実施形態の半導体基板は、第１実
施形態と同様に、基板に形成された絶縁膜上に半導体層
を有する半導体チップの回路パターンを形成するための
半導体基板において、半導体層１０ｃが、半導体チップ
の回路パターンを形成する領域Ｃ毎に絶縁膜により分離
されているので、特定の素子分離パターンに限定されて
はおらず、上層絶縁膜２０によりＳＯＩ構造の半導体層
１０ｃを分離した構造としても汎用的に用いることが可
能である。また、半導体層（ＳＯＩ層）１０ｃの下部に
おける上層絶縁膜と下層絶縁膜の間に導電膜が形成され
ており、これによりバックゲート構造の半導体素子を形
成することができるＳＯＩ構造の半導体基板とすること
ができる。
施形態と同様に、基板に形成された絶縁膜上に半導体層
を有する半導体チップの回路パターンを形成するための
半導体基板において、半導体層１０ｃが、半導体チップ
の回路パターンを形成する領域Ｃ毎に絶縁膜により分離
されているので、特定の素子分離パターンに限定されて
はおらず、上層絶縁膜２０によりＳＯＩ構造の半導体層
１０ｃを分離した構造としても汎用的に用いることが可
能である。また、半導体層（ＳＯＩ層）１０ｃの下部に
おける上層絶縁膜と下層絶縁膜の間に導電膜が形成され
ており、これによりバックゲート構造の半導体素子を形
成することができるＳＯＩ構造の半導体基板とすること
ができる。
【００４５】上記のＳＯＩ基板の製造方法について、図
５（ａ）中のＡ−Ａ’における断面図に相当する図面を
参照して説明する。まず、図６（ａ）に示す構造まで
は、第１実施形態と同様に形成する。即ち、第１シリコ
ン半導体基板（第１基板）１０表面に、ＳＯＩ基板の半
導体層に形成する半導体チップの回路パターンの外周領
域において、例えば２０ｍｍピッチの格子状パターンと
なるように、例えば幅１００μｍ、深さ５０ｎｍの溝Ｇ
を形成し、溝Ｇ内および第１基板１０上に、例えばＣＶ
Ｄ法により４００ｎｍの膜厚で酸化シリコンを堆積して
上層絶縁膜２０を形成し、さらにＣＭＰ処理により上層
絶縁膜２０を研磨し、その表面を平坦化する。上記ＣＭ
Ｐ処理においては、例えばポリウレタン発泡体を研磨パ
ッドとして平均粒径８０ｎｍのコロイダルシリカを研磨
スラリとする研磨処理により、上層絶縁膜２０表面を２
００ｎｍ分研磨して、表面の段差を除去する。
５（ａ）中のＡ−Ａ’における断面図に相当する図面を
参照して説明する。まず、図６（ａ）に示す構造まで
は、第１実施形態と同様に形成する。即ち、第１シリコ
ン半導体基板（第１基板）１０表面に、ＳＯＩ基板の半
導体層に形成する半導体チップの回路パターンの外周領
域において、例えば２０ｍｍピッチの格子状パターンと
なるように、例えば幅１００μｍ、深さ５０ｎｍの溝Ｇ
を形成し、溝Ｇ内および第１基板１０上に、例えばＣＶ
Ｄ法により４００ｎｍの膜厚で酸化シリコンを堆積して
上層絶縁膜２０を形成し、さらにＣＭＰ処理により上層
絶縁膜２０を研磨し、その表面を平坦化する。上記ＣＭ
Ｐ処理においては、例えばポリウレタン発泡体を研磨パ
ッドとして平均粒径８０ｎｍのコロイダルシリカを研磨
スラリとする研磨処理により、上層絶縁膜２０表面を２
００ｎｍ分研磨して、表面の段差を除去する。
【００４６】次に、図６（ｂ）に示すように、例えばＣ
ＶＤ法により、上層絶縁膜２０の上層にポリシリコンを
３００ｎｍの膜厚で堆積させ、導電膜１２を形成する。
上記のポリシリコンには、堆積中に反応ガス中に導電性
不純物を混合して、成膜中に不純物を含有させるか、堆
積後に不純物をイオン注入することにより、導電性を付
与する。
ＶＤ法により、上層絶縁膜２０の上層にポリシリコンを
３００ｎｍの膜厚で堆積させ、導電膜１２を形成する。
上記のポリシリコンには、堆積中に反応ガス中に導電性
不純物を混合して、成膜中に不純物を含有させるか、堆
積後に不純物をイオン注入することにより、導電性を付
与する。
【００４７】次に、図６（ｃ）に示すように、例えばＣ
ＶＤ法により３００〜４００ｎｍの膜厚で酸化シリコン
を堆積して下層絶縁膜２１を形成する。次に、下層絶縁
膜２１の表面を、不織布タイプの連続発泡体などの研磨
パッドを用いて平均粒径４０ｎｍのコロイダルシリカを
研磨スラリとする研磨処理により、面粗さが０．４ｎｍ
レベルとなるまで研磨し、張り合わせが可能な面に仕上
げる。
ＶＤ法により３００〜４００ｎｍの膜厚で酸化シリコン
を堆積して下層絶縁膜２１を形成する。次に、下層絶縁
膜２１の表面を、不織布タイプの連続発泡体などの研磨
パッドを用いて平均粒径４０ｎｍのコロイダルシリカを
研磨スラリとする研磨処理により、面粗さが０．４ｎｍ
レベルとなるまで研磨し、張り合わせが可能な面に仕上
げる。
【００４８】次に、図７（ａ）に示すように、例えば水
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、第１実施形態と同様に、剥離時のダメージ
を考慮して、例えば溝Ｇの底部から２００ｎｍ程度の深
さとする。上記の不純物導入による剥離面の形成工程
と、張り合わせ面に仕上げる研磨処理工程は、順序を入
れ替えることもできる。
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、第１実施形態と同様に、剥離時のダメージ
を考慮して、例えば溝Ｇの底部から２００ｎｍ程度の深
さとする。上記の不純物導入による剥離面の形成工程
と、張り合わせ面に仕上げる研磨処理工程は、順序を入
れ替えることもできる。
【００４９】次に、図７（ｂ）に示すように、第１基板
１０上に形成した下層絶縁膜２１の上方に、第２シリコ
ン半導体基板（第２基板）３０を張り合わせる。ここ
で、図面上は図７（ａ）に対して、上層絶縁膜２０、導
電膜１２および下層絶縁膜２１を形成した第１基板１０
を上下を反転して描いている。上記の張り合わせに際し
ては、第２基板３０の表面を予め第１基板１０と同様に
張り合わせ可能な面となるように研磨処理を施し、さら
に、例えばＲＣＡ洗浄処理（アンモニア水、過酸化水素
水および高純度水（NH3:H2O2:H2O=1:2:7）の混合洗浄液
による洗浄処理）などにより、張り合わせ面である第１
基板１０の下層絶縁膜２１表面と第２基板３０の表面を
洗浄（張り合わせ面のパーティクルの除去）および親水
化（張り合わせ面へのＯＨ基の導入）する。これによ
り、張り合わせの安定化を計ることができる。
１０上に形成した下層絶縁膜２１の上方に、第２シリコ
ン半導体基板（第２基板）３０を張り合わせる。ここ
で、図面上は図７（ａ）に対して、上層絶縁膜２０、導
電膜１２および下層絶縁膜２１を形成した第１基板１０
を上下を反転して描いている。上記の張り合わせに際し
ては、第２基板３０の表面を予め第１基板１０と同様に
張り合わせ可能な面となるように研磨処理を施し、さら
に、例えばＲＣＡ洗浄処理（アンモニア水、過酸化水素
水および高純度水（NH3:H2O2:H2O=1:2:7）の混合洗浄液
による洗浄処理）などにより、張り合わせ面である第１
基板１０の下層絶縁膜２１表面と第２基板３０の表面を
洗浄（張り合わせ面のパーティクルの除去）および親水
化（張り合わせ面へのＯＨ基の導入）する。これによ
り、張り合わせの安定化を計ることができる。
【００５０】次に、図８（ａ）に示すように、酸素ある
いは不活性ガス雰囲気下で、最初に４００℃程度の熱処
理により上記張り合わせ面の接着強度を高めた後、さら
に６００℃程度の熱処理を行うことで上記剥離面１１に
おいて上層絶縁膜２０上に半導体層１０ａを残しなが
ら、第１基板１０ｂを剥離する。上記の第１基板１０ｂ
は回収され、表面を平坦化した後に、第１基板あるいは
その他の半導体基板として再利用することが可能であ
る。上記の第２基板３０と下層絶縁膜２１の張り合わせ
面の接着強度をさらに高めるために、例えば、８００〜
１１００℃の温度で３０分〜２時間程度の熱処理を施
す。例えばホウ素などの不純物が半導体層１０ａ中に既
に導入されている場合には、拡散を防止するために８０
０℃程度の低温で行うことが好ましい。
いは不活性ガス雰囲気下で、最初に４００℃程度の熱処
理により上記張り合わせ面の接着強度を高めた後、さら
に６００℃程度の熱処理を行うことで上記剥離面１１に
おいて上層絶縁膜２０上に半導体層１０ａを残しなが
ら、第１基板１０ｂを剥離する。上記の第１基板１０ｂ
は回収され、表面を平坦化した後に、第１基板あるいは
その他の半導体基板として再利用することが可能であ
る。上記の第２基板３０と下層絶縁膜２１の張り合わせ
面の接着強度をさらに高めるために、例えば、８００〜
１１００℃の温度で３０分〜２時間程度の熱処理を施
す。例えばホウ素などの不純物が半導体層１０ａ中に既
に導入されている場合には、拡散を防止するために８０
０℃程度の低温で行うことが好ましい。
【００５１】次に、図８（ｂ）に示すように、例えばＣ
ＭＰ法により、溝Ｇに埋め込まれた上層絶縁膜部分２０
ａの表面をストッパとして半導体層１０ａを２００ｎｍ
の膜厚分研磨して、剥離時のダメージを除去し、半導体
層の表面を平坦化し、図５に示す所望のＳＯＩ基板とす
る。上記ＣＭＰ処理においては、例えば不織布タイプの
連続発泡体など発泡ウレタンを研磨パッドとし、研磨ス
ラリとして平均粒径４０ｎｍのコロイダルシリカあるい
はエチレンジアミン液などを用いる研磨処理により、Ｌ
ＳＩデバイスに必要な表面粗さおよびＳＯＩ層膜厚に仕
上げる。
ＭＰ法により、溝Ｇに埋め込まれた上層絶縁膜部分２０
ａの表面をストッパとして半導体層１０ａを２００ｎｍ
の膜厚分研磨して、剥離時のダメージを除去し、半導体
層の表面を平坦化し、図５に示す所望のＳＯＩ基板とす
る。上記ＣＭＰ処理においては、例えば不織布タイプの
連続発泡体など発泡ウレタンを研磨パッドとし、研磨ス
ラリとして平均粒径４０ｎｍのコロイダルシリカあるい
はエチレンジアミン液などを用いる研磨処理により、Ｌ
ＳＩデバイスに必要な表面粗さおよびＳＯＩ層膜厚に仕
上げる。
【００５２】上記のＣＭＰ研磨処理において、予め第１
基板１０に形成した溝Ｇに埋め込まれた上層絶縁膜部分
２０ａが第２基板３０表面から上方に突出した形状とな
っており、上層絶縁膜２０の酸化シリコンが半導体層１
０ａのシリコンに対して大きな研磨速度比を有している
ので、この溝Ｇに埋め込まれた上層絶縁膜部分２０ａの
表面をストッパとして半導体層１０ａを研磨することが
可能である。上記の研磨処理の結果、図４（ｂ）に示す
ような上層絶縁膜２０により半導体チップの回路パター
ンを形成する領域毎に分離された半導体層（ＳＯＩ層）
１０ｃとすることができる。上記の溝Ｇに埋め込まれた
上層絶縁膜部分２０ａは、上記で得られたＳＯＩ基板に
半導体チップの回路パターンを形成した後に個々の半導
体チップに分割（ダイシング）するときのスクライブラ
インＳＬとすることができる。上記のＳＯＩ層１０ｃの
膜厚は、上記の研磨処理の条件にもよるが、溝Ｇに埋め
込まれた上層絶縁膜部分２０ａの表面をストッパとして
いるので、溝Ｇの深さ相当に制御することができ、例え
ば溝Ｇの深さを５０ｎｍとすることで、ＳＯＩ層１０ｃ
の膜厚を５０ｎｍ程度とすることができる。
基板１０に形成した溝Ｇに埋め込まれた上層絶縁膜部分
２０ａが第２基板３０表面から上方に突出した形状とな
っており、上層絶縁膜２０の酸化シリコンが半導体層１
０ａのシリコンに対して大きな研磨速度比を有している
ので、この溝Ｇに埋め込まれた上層絶縁膜部分２０ａの
表面をストッパとして半導体層１０ａを研磨することが
可能である。上記の研磨処理の結果、図４（ｂ）に示す
ような上層絶縁膜２０により半導体チップの回路パター
ンを形成する領域毎に分離された半導体層（ＳＯＩ層）
１０ｃとすることができる。上記の溝Ｇに埋め込まれた
上層絶縁膜部分２０ａは、上記で得られたＳＯＩ基板に
半導体チップの回路パターンを形成した後に個々の半導
体チップに分割（ダイシング）するときのスクライブラ
インＳＬとすることができる。上記のＳＯＩ層１０ｃの
膜厚は、上記の研磨処理の条件にもよるが、溝Ｇに埋め
込まれた上層絶縁膜部分２０ａの表面をストッパとして
いるので、溝Ｇの深さ相当に制御することができ、例え
ば溝Ｇの深さを５０ｎｍとすることで、ＳＯＩ層１０ｃ
の膜厚を５０ｎｍ程度とすることができる。
【００５３】上記の本実施形態の半導体基板の製造方法
によれば、上記のように溝Ｇに埋め込まれた絶縁膜部分
２０ａ（溝Ｇの底部において突出した形状となる絶縁膜
２０部分）の表面をストッパとして半導体層を研磨する
ので、溝の深さに応じてＳＯＩ層の薄膜化が可能であ
り、例えば３０〜５０ｎｍの膜厚に対応することができ
る。また、剥離後の基板を再利用できるので、製造コス
トを抑制することができ、さらに剥離層で剥離した膜厚
の分の研磨ばらつきしか発生しないことと、上記のよう
に研磨処理にストッパを用いているので、ＳＯＩ層膜厚
のばらつきを抑制することができる。また、上層絶縁膜
と下層絶縁膜の間に導電膜を形成しており、これによ
り、バックゲート構造の半導体素子を形成することがで
きるＳＯＩ構造の半導体基板を製造することができる。
によれば、上記のように溝Ｇに埋め込まれた絶縁膜部分
２０ａ（溝Ｇの底部において突出した形状となる絶縁膜
２０部分）の表面をストッパとして半導体層を研磨する
ので、溝の深さに応じてＳＯＩ層の薄膜化が可能であ
り、例えば３０〜５０ｎｍの膜厚に対応することができ
る。また、剥離後の基板を再利用できるので、製造コス
トを抑制することができ、さらに剥離層で剥離した膜厚
の分の研磨ばらつきしか発生しないことと、上記のよう
に研磨処理にストッパを用いているので、ＳＯＩ層膜厚
のばらつきを抑制することができる。また、上層絶縁膜
と下層絶縁膜の間に導電膜を形成しており、これによ
り、バックゲート構造の半導体素子を形成することがで
きるＳＯＩ構造の半導体基板を製造することができる。
【００５４】本発明の半導体基板を用いて形成する半導
体装置としては、ＳＯＩ型半導体層に半導体素子を有す
る半導体装置であれば何にでも適用でき、例えばＭＯＳ
ＦＥＴあるいはその他の種々の半導体素子を有すること
が可能である。
体装置としては、ＳＯＩ型半導体層に半導体素子を有す
る半導体装置であれば何にでも適用でき、例えばＭＯＳ
ＦＥＴあるいはその他の種々の半導体素子を有すること
が可能である。
【００５５】本発明は、上記の実施の形態に限定されな
い。例えば、絶縁膜によりＳＯＩ層を分離するパターン
としては、半導体チップの回路パターンの各領域毎に限
らず、複数個分の半導体チップの領域毎に変更すること
も可能である。また、上層絶縁膜あるいは下層絶縁膜な
どの絶縁膜あるいは導電膜は、単層構成でも多層構成で
もよい。その他、本発明の要旨を逸脱しない範囲で種々
の変更を行うことができる。
い。例えば、絶縁膜によりＳＯＩ層を分離するパターン
としては、半導体チップの回路パターンの各領域毎に限
らず、複数個分の半導体チップの領域毎に変更すること
も可能である。また、上層絶縁膜あるいは下層絶縁膜な
どの絶縁膜あるいは導電膜は、単層構成でも多層構成で
もよい。その他、本発明の要旨を逸脱しない範囲で種々
の変更を行うことができる。
【００５６】
【発明の効果】以上説明したように、本発明の半導体基
板によれば、基板に形成された絶縁膜上に半導体層を有
する半導体チップの回路パターンを形成するための半導
体基板において、半導体層が、半導体チップの回路パタ
ーンを形成する領域毎に絶縁膜により分離されているの
で、特定の素子分離パターンに限定されてはおらず、絶
縁膜によりＳＯＩ構造の半導体層を分離した構造として
も汎用的に用いることが可能である。
板によれば、基板に形成された絶縁膜上に半導体層を有
する半導体チップの回路パターンを形成するための半導
体基板において、半導体層が、半導体チップの回路パタ
ーンを形成する領域毎に絶縁膜により分離されているの
で、特定の素子分離パターンに限定されてはおらず、絶
縁膜によりＳＯＩ構造の半導体層を分離した構造として
も汎用的に用いることが可能である。
【００５７】また、本発明の半導体基板の製造方法によ
れば、溝に埋め込まれた絶縁膜部分の表面をストッパと
して半導体層を研磨するので、溝の深さに応じて３０〜
５０ｎｍ程度までＳＯＩ層の薄膜化が可能である。ま
た、剥離後の基板を再利用できるので、製造コストを抑
制することができ、さらに剥離層で剥離した膜厚の分の
研磨ばらつきしか発生しないことと、上記のように研磨
処理にストッパを用いているので、ＳＯＩ層膜厚のばら
つきを抑制することができる。
れば、溝に埋め込まれた絶縁膜部分の表面をストッパと
して半導体層を研磨するので、溝の深さに応じて３０〜
５０ｎｍ程度までＳＯＩ層の薄膜化が可能である。ま
た、剥離後の基板を再利用できるので、製造コストを抑
制することができ、さらに剥離層で剥離した膜厚の分の
研磨ばらつきしか発生しないことと、上記のように研磨
処理にストッパを用いているので、ＳＯＩ層膜厚のばら
つきを抑制することができる。
【図１】図１（ａ）は本発明の第１実施形態に係る半導
体基板の平面図であり、図１（ｂ）は図１（ａ）中のＡ
−Ａ’における断面図である。
体基板の平面図であり、図１（ｂ）は図１（ａ）中のＡ
−Ａ’における断面図である。
【図２】図２は第１実施形態に係る半導体基板の製造方
法の製造工程を示す断面図であり、（ａ）は溝の形成工
程まで、（ｂ）は絶縁膜の形成工程まで、（ｃ）は絶縁
膜の平坦化工程までを示す。
法の製造工程を示す断面図であり、（ａ）は溝の形成工
程まで、（ｂ）は絶縁膜の形成工程まで、（ｃ）は絶縁
膜の平坦化工程までを示す。
【図３】図３は図２の続きの工程を示し、（ａ）は剥離
層の形成工程まで、（ｂ）は支持基板の張り合わせ工程
までを示す。
層の形成工程まで、（ｂ）は支持基板の張り合わせ工程
までを示す。
【図４】図４は図３の続きの工程を示し、（ａ）は熱処
理による剥離層での剥離工程まで、（ｂ）は研磨による
ＳＯＩ構造の半導体層の形成工程までを示す。
理による剥離層での剥離工程まで、（ｂ）は研磨による
ＳＯＩ構造の半導体層の形成工程までを示す。
【図５】図５（ａ）は本発明の第２実施形態に係る半導
体基板の平面図であり、図５（ｂ）は図５（ａ）中のＡ
−Ａ’における断面図である。
体基板の平面図であり、図５（ｂ）は図５（ａ）中のＡ
−Ａ’における断面図である。
【図６】図６は第２実施形態に係る半導体基板の製造方
法の製造工程を示す断面図であり、（ａ）は上層絶縁膜
の平坦化工程まで、（ｂ）は導電膜の形成工程まで、
（ｃ）が下層絶縁膜の形成工程までを示す。
法の製造工程を示す断面図であり、（ａ）は上層絶縁膜
の平坦化工程まで、（ｂ）は導電膜の形成工程まで、
（ｃ）が下層絶縁膜の形成工程までを示す。
【図７】図７は図６の続きの工程を示し、（ａ）は剥離
層の形成工程まで、（ｂ）は支持基板の張り合わせ工程
までを示す。
層の形成工程まで、（ｂ）は支持基板の張り合わせ工程
までを示す。
【図８】図８は図７の続きの工程を示し、（ａ）は熱処
理による剥離層での剥離工程まで、（ｂ）は研磨による
ＳＯＩ構造の半導体層の形成工程までを示す。
理による剥離層での剥離工程まで、（ｂ）は研磨による
ＳＯＩ構造の半導体層の形成工程までを示す。
【図９】図９は従来例に係る半導体基板の製造方法の製
造工程を示す断面図であり、（ａ）は絶縁膜の平坦化工
程まで、（ｂ）は剥離層の形成工程まで、（ｂ）は支持
基板の張り合わせ工程までを示す。
造工程を示す断面図であり、（ａ）は絶縁膜の平坦化工
程まで、（ｂ）は剥離層の形成工程まで、（ｂ）は支持
基板の張り合わせ工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ａ）は
熱処理による剥離層での剥離工程まで、（ｂ）は研磨に
よるＳＯＩ構造の半導体層の形成工程までを示す。
熱処理による剥離層での剥離工程まで、（ｂ）は研磨に
よるＳＯＩ構造の半導体層の形成工程までを示す。
１０…第１シリコン半導体基板（第１基板）、１０ａ…
半導体層、１０ｂ…第１基板、１０ｃ…半導体層（ＳＯ
Ｉ層）、１１…剥離層、１２…導電膜、２０…（上層）
絶縁膜、２０ａ…絶縁膜部分、２１…下層絶縁膜、３０
…第２シリコン半導体基板（第２基板、支持基板）、Ｄ
…水素イオン、Ｇ…溝、Ｗ…半導体ウェーハ、Ｃ…半導
体チップ領域、ＳＬ…スクライブライン。
半導体層、１０ｂ…第１基板、１０ｃ…半導体層（ＳＯ
Ｉ層）、１１…剥離層、１２…導電膜、２０…（上層）
絶縁膜、２０ａ…絶縁膜部分、２１…下層絶縁膜、３０
…第２シリコン半導体基板（第２基板、支持基板）、Ｄ
…水素イオン、Ｇ…溝、Ｗ…半導体ウェーハ、Ｃ…半導
体チップ領域、ＳＬ…スクライブライン。
Claims (14)
- 【請求項１】半導体チップの回路パターンを形成するた
めの半導体基板であって、 基体と、 前記基体上に形成された絶縁膜と、 前記絶縁膜上に形成された半導体層とを有し、 前記半導体層が、前記半導体チップの回路パターンを形
成する領域毎に、前記絶縁膜により分離されている半導
体基板。 - 【請求項２】前記半導体層の下部における前記絶縁膜中
に、導電膜が形成されている請求項１記載の半導体基
板。 - 【請求項３】基体に形成された絶縁膜上に半導体層を有
する半導体基板の製造方法であって、 半導体からなる第１基板に、所定のパターンを有する所
定の深さの溝を形成する工程と、 前記溝内および前記第１基板の上層に第１絶縁膜を形成
する工程と、 前記第１基板の所定の深さの領域に、前記第１基板を剥
離するための不純物を導入する工程と、 前記第１絶縁膜の上方から第２基板を張り合わせる工程
と、 熱処理により、前記第１基板の表層部分である半導体層
を前記第１絶縁膜上に残しながら、前記不純物が導入さ
れた領域において前記第１基板を剥離する工程と、 前記溝の底部において突出した形状となる前記第１絶縁
膜の表面をストッパとして前記半導体層を研磨する工程
とを有する半導体基板の製造方法。 - 【請求項４】前記溝を形成する工程においては、前記半
導体層に形成する半導体チップの回路パターンの外周領
域において所定の深さの溝を形成する請求項３記載の半
導体基板の製造方法。 - 【請求項５】前記溝を形成する工程においては、前記半
導体層を研磨する工程後に得られる前記半導体層の膜厚
が所定の膜厚となるように、前記溝の深さを決定する請
求項３記載の半導体基板の製造方法。 - 【請求項６】前記第１絶縁膜を形成する工程において
は、前記第１基板に対する研磨速度が十分に遅い絶縁性
材料により形成する請求項３記載の半導体基板の製造方
法。 - 【請求項７】前記第１基板としてシリコン半導体基板を
用い、 前記第１絶縁膜を酸化シリコンにより形成する請求項６
記載の半導体基板の製造方法。 - 【請求項８】前記第１絶縁膜を形成する工程が、当該第
１絶縁膜を平坦化する工程を含む請求項３記載の半導体
基板の製造方法。 - 【請求項９】前記第１絶縁膜を平坦化する工程が化学的
機械研磨処理工程である請求項８記載の半導体装置の製
造方法。 - 【請求項１０】前記第１基板を剥離するための不純物を
導入する工程においては、水素イオンをイオン注入する
請求項３記載の半導体基板の製造方法。 - 【請求項１１】前記半導体層を研磨する工程が化学的機
械研磨処理工程である請求項３記載の半導体装置の製造
方法。 - 【請求項１２】前記第１絶縁膜を形成する工程の後、前
記第１基板を剥離するための不純物を導入する工程の前
に、前記第１絶縁膜の上層に導電膜を形成する工程と、
前記導電膜の上層に第２絶縁膜を形成する工程をさらに
有する請求項３記載の半導体基板の製造方法。 - 【請求項１３】前記第２絶縁膜を形成する工程が、当該
第２絶縁膜を平坦化する工程を含む請求項１２記載の半
導体基板の製造方法。 - 【請求項１４】前記第２絶縁膜を平坦化する工程が化学
的機械研磨処理工程である請求項１３記載の半導体装置
の製造方法。
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