TW483055B - Semiconductor substrate, semiconductor device, and processes of production of same - Google Patents

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Description

483055 A7 _B7_ 五、發明說明（1 ) 發明背景 1. 發明範疇 本發明與半導體基材、半導體裝置，及此等產品之製法 有關，尤其，本發明與具有包括絕緣膜上具有半導體層之 基材之絕緣體上矽或絕緣體上半導體（SOI)結構（下文中稱之 爲SOI基材）的半導體基材有關，並且本發明與半導體裝置 及此等產品之製法有關。 2. 相關技術説明 隨著鑲嵌金屬氧化物半導體場效電晶體（M0SFET)之大型 積體電路（LSI)的高度整合及高效能，具有SOI結構的半導 體裝置已受到注目。 在SOI結構中，會藉由氧化矽或其他絕緣膜來達成完全的 元件隔離，以利於甚至在具有高度整合的LSI中，也能抑制 軟體錯誤及鎖定，並獲得高可靠度。另外，由於可降低離 散層的降低接合電容量，所以切換時只有少量的充電及放 電，進而有高速及低消電量的優點。 現在已經有提出SOI基材產品製法的數種建議。例如， 植入氧分離（separation by implanted oxygen; SIMOX)與諸 如等離子輔助化學蚀刻法（plasma assisted chemical etching ;PACE)之類的直接黏合、黏合暨回蚀SOI (bond and etchback SOI ; BESOI)、如日本公開專利案號 Hei 10-199840 發表的黏合後拋光背面以及氫離子植入法（導引切割（smart cut)) 〇 在SIMOX中，相當容易製出薄SOI層，但是高濃度氧離子 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 © 之 注 意 事 項 再 頁i 訂 經濟部智慧財產局員工消費合作社印製 483055 經濟部智慧財產局員工消費合作社印制农 A7 _B7_五、發明說明（2 ) 係以高能量植入，因此，其問題在於會提高離子植入法成 本。再者，已報告矽半導體層結晶度的顯著損壞、電晶體 及其他半導體元件竅能惡化以及微小區域中氧化膜厚度的 進一步變化。而且，隨著SOI基材厚度縮小，會出現諸如滲 漏之類的問題。 另外，提出直接結合實際運用在具有1到10 A m厚度之 SOI層的SOI基材。 在PACE中，爲了防止損壞而限制拋光精確度，所以難以 製造薄型SOI層。另外，由於使用兩層矽半導體基材，所以 有製造成本較高的問題。 在BES0I中，近年來已發展出使用藉由陽極氧化作用所獲 得之多孔石夕的ELTRAN (epitaxial layer transfer;蟲晶層轉 印）。這可相當縮小SOI層的厚度，但是問題在於生產率及 供應不穩定。另外，由於此製法中也會使用兩層矽半導體 基材，所以有製造成本較高的問題。 在導引切割（smart cut)中，矽半導體基材剝除之後可重複 利用，所以可抑制製造成本。 接著，將藉由參考圖式來説明導引切割（smart cut)的SOI 基材產品製法。 首先，例如，如圖9A所示，藉由化學蒸汽化澱積 (chemical vapor deposition ; CVD)或熱氧化作用，在第一石夕 半導體基材（第一基材）10上堆疊出200到400 nm厚度的氧化 矽，以形成絕緣膜20。 接著，如圖9B所示，植入（例如）氫離子D，以在第一基材 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再本頁) % -線- 483055 A7 B7 五、發明說明（3 ) 1 〇之預定深度上的區域中形成剝落表面11。 此處，剝落表面11的深度係設定爲必要的SOI層厚度，並 且損壞層的厚度（實際上大約200 nm)考慮到在剝除時損壞。 接著，藉由（例如）CMP來拋光絕緣膜20，使表面平坦化。 在此CMP中，藉由使用由（例如）氨基鉀酸酯泡沫塑料 (urethane foam)或非纺織纖維連續泡沫塑料（n〇nw〇ven fabric continuous foam)爲材料所製成之抛光墊來拋光出〇 4 nm粗糙等級的絕緣膜，以及具有40 nm平均顆粒大小的珍膠 作爲拋光泥漿，藉此獲得可黏合的表面。 接著’如圖9C所示’在第一基材1 〇上形成的絕緣膜2〇的
上面黏合第一石夕半導體基材（第二基材）3〇。此處，與圖9B 相比，圖中所繪製之由絕緣膜20所形成的第一基材1〇顚倒。 在黏合時，以相同於第一基材10的方法，藉由使用由（例 如）氨基鉀酸酯泡沫塑料等等爲材料所製成之拋光墊的拋光 法，來預先拋光出0·4 nm粗糙等級之第三基材3〇的表面， 以及具有40 nm平均顆粒大小的矽膠作爲拋光泥漿，藉此獲 得可黏合的表面。另夕卜，藉由氨水、$氧化氯及高純水 (NH3 ·化〇2 ·仏0-1 : 2 : 7)的混合清洗液來清洗黏合表面 經濟部智慧財產局員工消費合作社印制衣 ，也就是第一基材10的絕緣膜2〇表面及第二基材3〇的表面 (以去除黏合表面上的顆粒），並使其具有親水性（以利於將 OH族群導人#合表面）。以此方式使黏合表面具有穩定的黏 合性。 接著，如圖所示，首先在大約40(rc氧氣或惰性氣體 的環境中將黏合表面經過熱處理，以增加黏合強度，然後 -6 - 483055 A7 ____________B7___________ 五、發明說明（4 ) 進一步經過大約600°C熱處理，以剝除第一基材1〇b，而留 下位於剥落表面11之絕緣膜2〇上的半導體層1〇狂。 可復原且平坦化第一基材1〇b的表面，然後例行化成爲第 一基材或另一個半導體基材。 爲了進一步加強第二基材30與絕緣膜2〇之黏合表面的黏 合強度，最好（例如）以溫度800到11〇(rc來熱處理第二基材 3〇與絕緣膜20約30分鐘到2小時。例如，在雜質硼已導入半 導體層10a的情況下，爲了避免擴散，最好在大約8〇〇£><：：的 低溫下進行熱處理。 接著，如圖10B所示，例如使用CMp拋光半導體層1〇&達 200 nm (相當於損壞層），以避免剝除及平坦化半導體層表 面時損壞，以獲得預期的SOI基材。 在此CMP中，所套用的拋光法係使用（例如）氨基鉀酸酯泡 沫塑料或非紡織纖維連續泡沫塑料作爲拋光墊，並使用具 有40 nm平均顆粒大小的矽膠或聚乙基二酸氨液㈨心卜以 diamine s〇luti〇n)作爲拋光泥漿，藉此獲得lSI裝置所需的 表面粗糙度及SOI層厚度。 經濟部智慧財產局員工消費合作社印制农 總結本發明所解決的問題，在按照氫離子植入法（導引切 割（smart cut))之SOI基材產品製法中，由於用來排除損壞層 之拋光步驟的精確度受到限制，導致S〇i層厚度只能縮小到 大約100 nm。因此，當使半導體裝置小型化並且設計規則 變成〇·1 時，則無法實現將S0I層厚度縮小到大約30到 50 nm的要求。 在曰本公開專利案號平成10-199840發表之黏合後抛光背 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印制取 五、發明說明（5 面的方法中，形占伞谐& 一 成+導體基材的方式爲，形成作爲拋光制 :的薄’ ϋ合該石夕半導體基才才，然後抛光背面，但是 —光制動為的薄膜係由諸如元件隔離絕緣膜圖樣之類 、、圖“所組作。因此，問題在於無法形成一般用途的 S 01基材。 另夕卜’在J：卜女： H 万法中，由於使用兩層矽半導體基材，所以 ，、。成本車交π的^題。而a，必須從背面來抛光厚型石夕 半導體基材，所以Μ % 士、λ — 所以問過在於，SOI層厚度變化視拋光精確度 而定。 發明概述 t發明―项目的S，即使藉由絕緣膜來結構隔離SOI層， 也此夠提供一種適合一般用途使用之具有SOI結構的半導體 基材。 本發明另-項目的是提供一種S0I結構之半導體基材產品 勺製法其此夠縮小SOI層的厚度，並能夠抑制製造成本及 SOI層厚度變化。 本發月遂有-項目的是提供—種使用上述半導體基材的 半導體裝置。 本發月遂有項目的是提供一種此類半導體裝置產品的 製法。 广了達成第-項目的，根據本發明第_項觀點，本發明 提供一種用以形成半導體晶片電路圖樣的半導體基材，該 半導體基材包括一基材、一兮其姑卜來占认Μ w 3基材上形成的絕緣膜以及一 該絕緣膜上形成的半導體層，其中該半導體層係藉由半導 (請先閱讀背面之注意事項再本頁) --線· 8- 4^3055 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 體晶片電路圖樣之所有區域的絕緣膜來隔離。 最好在位於半導體層下層部份的絕緣膜上形成一傳導膜。 根據本發明此一項觀點，儘管半導體基材是用來形成半 導體晶片電路圖樣之具有位於一基材上形成之絕緣膜上之 半導體層的半導體基材，由於該半導體層係藉由半導體晶 片電路圖樣形成之所有區域的絕緣膜來隔離，所以不會受 限杰特殊元件隔離圖樣。即使採用藉由絕緣膜來隔離具有 SOI結構之半導體層的結構，此等產品可適合一般用途使 用0 爲了達成第二項目的，根據本發明第二項觀點，本發明 &仏種具有位於在基材上形成之絕緣膜上之半導體層之 SOI基材產品的製法，該製法包括下列步驟。在以半導體爲 材料所製成的第一基材中形成一具有預定圖樣之預定深度 的槽紋’·在該槽紋中及該第一基材上形成一第一絕緣膜； 在孩第一基材的預定深度區域中摻雜用來剝除該第一基材 的雜質；從該第一絕緣膜上黏合一第二基材；藉由熱處理 去除位於含有所摻雜之雜質之區域中的該第一基材，而留 下4於P亥弟纟巴緣膜上之*亥第一基材表層的半導體層；以 及使用突出該槽紋底部上的第一絕緣膜表面作爲制動器來 拋光該半導體層。 形成槽紋的步驟最好包括在半導體層上形成之半導體晶 片電路圖樣的外周圍區域中形成預定深度之槽紋的步驟。 形成槽紋的步驟最好包括決定槽紋探度的步驟，以利於 在拋光半導體層步驟後所獲得之半導體層的厚度變成預定 (請先閱讀背面之注意事項再i ^—— 本頁) . -線· 厚度。 、形成第一絕緣膜的步驟最好包括藉由具有低於第一基材 <拋光率的絕緣材料來形成第一絕緣膜的步驟。 矽半導體基材最好是作爲第一基材使用，並且第一絕緣 膜係以氧化矽爲材料所製成。 形成第一絕緣膜的步驟最好包括使第一絕緣膜平坦化的 步驟。 使第一絕緣膜平坦化的步驟最好是化學機械研磨法步驟。 摻雜用來剝除該第一基材之雜質的步驟最好是實施植入 氫離子。 拋光半導體層的步驟最好是化學機械研磨法步驟。 在形成第一絕緣膜步驟之後及摻雜用來剝除 雜質的步驟之前，製法最好進一步包括下列步驟：=第一 絕緣膜上形成傳導膜的步驟，以及在傳導膜上形成第二絕 緣膜的步驟。 形成第二絕緣膜的步驟最好包括使第二絕緣膜平坦化的 步驟，並且使第一絕緣膜平坦化的步驟最好進—步是化學 機械研磨法步驟。 也就是説，半導體基材產品的製法包括在以半導體爲材 料所製成之第一基材中，在半導體層上形成之半晶片 電路圖樣的外周圍區域中形成預定深度之槽紋；在纹 中及該第-基材上形成第一絕緣膜；以及藉由化學：：研 磨法來使該第一絕緣膜表面平坦化。 接著，在第-基材之預定深度的區域中掺雜用來剝除該 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 叫3055 A7 B7 五、 經濟部智慧財產局員工消費合作社印製 發明說明（8 ) 第一基材之諸如氫離子的雜質。 接著，從該第一絕緣膜上黏合一第二基材，並執行熱處 理，以剝除位於含有摻雜之雜質區域中的第一基材，而留 下位於第一絕緣膜上之第一基材表層部份的半導體層。 接著，使用突出該槽紋底部上的第一絕緣膜表面作爲制 動器，以化學機械研磨法來拋光該半導體層。 如上文所述’根據半導體基材產品的製法，由於藉由使 用突出槽紋底部之上的第一絕緣膜表面作爲制動器來拋光 半導體層，所以可根據槽紋的深度來縮小801層的厚度，例 如，可達成30到50 nm的厚度。 再者，基材剝除之後可重複利用，所以可抑制製造成本 。另外，因爲只有剝落層中會發生膜剝落厚度量的拋光變 化，並且，如上文所述，在拋光過程中會使用制動器，所 以可抑制SOI層厚度的變化。 再者，在形成第一絕緣膜步驟之後及摻雜用來剥除第一 基材之雜質的步驟之前，藉由在第一絕緣膜上形成傳導膜 的步驟，以及在傳導膜上形成第二絕緣膜，可製造出能夠 形成反向閘極（back gate)結構半導體元件的s〇I結構半導體 基材。爲了達成第三項目的，根據本發明的第三項觀點，本發 明提供-種從本發明第-項觀點之半導體基材獲得的半導 體裝置。 爲了達成第四項目的，根據本發明的第四項觀點，本發 明提供-種從本發明第一項觀點之半導體基材獲得半導體 (請先閱讀背面之注意事項再 —— 本頁) · --線· -11 483055 A7 _B7_ 五、發明說明（9 ) 裝置產品的製法。 圖式之簡單描述 從下文中參考附圖的較佳具體實施例詳細説明，將可完 全明白本發明的這些及其他目的及功能，其中： 圖1A顯示根據本發明第一項具體實施例之半導體基材的 規劃圖； 圖1B顯示沿著圖1A之A-A·線的斷面圖； 圖2A到2C顯示根據第一項具體實施例之半導體基材產品 製法之步驟的斷面圖，其中圖2A顯示形成槽紋之步驟的狀 態，圖2B顯示形成絕緣膜之步驟的狀態，圖2C顯示使絕緣 膜平坦化之步驟的狀態； 圖3A及3 B顯示從圖2C延續的步驟，其中圖3A顯示形成剥 落層之步驟的狀態，而圖3B顯示黏合支撑基材（support substrate)之步驟的狀態； 圖4A及4B顯示從圖3B延續的步驟，其中圖4A顯示藉由熱 處理使剝落層剝除之步驟的狀態，而圖4B顯示藉由拋光來 形成SOI結構之半導體層之步驟的狀態，· 圖5 A顯示根據本發明第二項具體實施例之半導體基材的 規劃圖； 圖5B顯示沿著圖5A之A-A’線的斷面圖； 圖6A到6C顯示根據第二項具體實施例之半導體基材產品 製法之步驟的斷面圖，其中圖6A顯示使上層絕緣膜平坦化 之步驟的狀態，圖6B顯示形成傳導膜之步驟的狀態，圖6C 顯示形成下層絕緣膜之步驟的狀態； -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 頁 經濟部智慧財產局員工消費合作社印制取 483055 經濟部智慧財產局員工消費合作社印制衣 A7 B7_五、發明說明（1G ) 圖7A及7B顯示從圖6C延續的步驟，其中圖7A顯示形成剝 落層之步骤的狀態，而圖7B顯示黏合支撑基材（support substrate)之步驟的狀態； 圖8A及8B顯示從圖7B延續的步驟，其中圖8A顯示藉由熱 處理使剝落層剝除之步驟的狀態，而圖8B顯示藉由拋光來 形成SOI結構之半導體層之步驟的狀態； 圖9A到9C顯示根據相關技藝之半導體基材產品製法之步 驟的斷面圖，其中圖9A顯示使絕緣膜平坦化之步驟的狀態 ，圖9B顯示形成剝落層之步驟的狀態，圖9C顯示黏合支撑 基材之步驟的狀態；以及 圖10A及10B顯示從圖9C延續的步驟，其中圖10A顯示藉 由熱處理使剝落層剝除之步驟的狀態，而圖10B顯示藉由拋 光來形成SOI結構之半導體層之步驟的狀態。 較佳具體實施例之詳細説明 於下文中，將參考附圖來説明本發明的具體實施例。 第一具體實施例 圖1A顯示根據本具體實施例之半導體基材（SOI基材）的規 劃圖。 半導體晶圓W係由基材、基材上形成的絕緣膜及位於絕緣 膜上形成的半導體層所組成。 晶圓包括結構G，而結構G係由將在半導體層上形成之複 數個半導體晶片之電路圖樣外周圍區域上之表面所突出的 絕緣膜所組成，在由半導體晶片電路圖樣構成結構G後，當 切割個別半導體晶片時，結構G變成刻劃線（scribe line) SL -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） (請先閱讀背面之注意事項再 I ___ 本頁) · 線. 483055
。以此万式隔離將形成半導體晶片電路圖樣之所有區域C的 半導體層。 圖1B顯TF沿著圖1AiA_A，線的斷面圖。 在以（例如）矽爲材料所製成之支撑基材3〇的黏合表面上形 成以（例如）氧化矽爲材料所製成的絕緣膜2〇。在絕緣膜汕的 上層上形成具有soi結構的矽半導體層（3〇1層）1〇c。 SOI層10c具有結構G ’ *、結構〇係由將在半導體層上形成 之每個半導體晶片之電路圖樣外周圍區域上之表面所突出 的絕緣膜所組成。以此方式，隔離將形成半導體晶片電路 圖樣之所有區域的半導體層。 本具體實施例的半導體基材是一種包括位於在基材中形 成之絕緣膜上之半導體層的半導體基材，並且因爲會藉由 將形成半導體晶片電路圖樣之所有區域c的絕緣膜來隔離半 導也層1 0c，所以儘管會藉由絕緣膜2〇來隔離s〇ι結構的半 導體層lQc，基材不限於任何特定元件隔離圖樣，並且適用 於供一般用途使用。 再者，可藉由使用熟知的技術，在半導體基材中形成半 導體元件。 接著舲藉由參考沿著圖1A之A-A，線的斷面圖來説明s〇I 基材產品製法。 首先，如圖2A所示，藉由（例如）照相平版印刷法，在第 -石夕半導體基材（第—基材）1G上形成絕緣膜（mb fiim) r 。然後，使用（例如）100 sccm CF4氣體流動率及9〇〇 %㈣ Αι*氣體流動率使反應性離子蝕刻法“以…” -14- 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） m i 經濟部智慧財產局員工消費合作社印製 叫055
經濟部智慧財產局員工消費合作社印制取 RIE)來進行蝕刻，以形成具有100 寬度及5〇 nm深度的 槽紋G。 此時，在SOI基材之半導體層上形成之半導體晶片電路圖 才水的外周圍區域中形成具有（例如）2〇 mm高度之像格子圖樣 的槽紋G。當之後切割半導體時，高度也可能成爲半導體晶 片某側的尺寸。 接著，如圖2B所示，藉由（例如）化學蒸汽化澱積 (chemical vapor deposition ; CVD)，在槽紋G中及第一基材 1〇上澱積出（例如）400 nm厚度的氧化矽，以形成絕緣膜2〇。 接著，如圖2C所示，藉由（例如）化學機械研磨法（CMp)來 拋光絕緣膜20。 在此CMP中，拋光絕緣膜20的方式爲，藉由使用（例如）聚 氣知泡沫塑料作爲拋光蟄’並使用具有nm平均顆粒大小 的石夕膠作爲拋光泥漿，以消除絕緣膜20表面的階梯差（step difference)，並且其進一步拋光的方式爲，藉由使用非紡織 纖維連續泡沫塑料或其他拋光墊，並使用具有40 nm平均顆 粒大小的矽膠作爲拋光泥漿，以獲得〇·4 nm的表面粗糙度 並獲得黏合表面。 接著，如圖3 A所示，植入（例如）氫離子D，以在第一基材 10之預定深度上的區域中形成剝落表面11。 此處，剝落表面11的深度係設定爲從槽紋G底部開始之 (例如）大約200 nm的深度，以考慮到在剝除時損壞。也就是 説’當假設槽紋的深度50 nm且絕緣膜20在抛光後的厚度 是200 nm，則會從絕緣膜20表面開始在總450 nm深度上形 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再^^本頁) 裝 太 . 一 -丨線· 483055 A7 B7 五、發明說明（13 員 成剝落表面1 1。 也可此又更藉由導入雜質來形成剥落表面之步驟及拋光 步驟的順序，以獲得完成的黏合表面。 接著如圖3B所不，在第一基材1〇上形成的絕緣膜2〇的 上面黏合第二矽半導體基材(第二基材）3〇。此處，與圖3A 相比’圖中所緣製之由絕緣膜2G所形成的第-基材10顚倒。 黏口時用與第-基材10相同的方法來抛光第二基材30 勺表面^吏其具有可黏合的表面。另外，藉由氨水、過氧 =氫及高純水⑽3: h2〇2: h2〇=1 : 2: 7)的混合清洗液來 清洗黏合表面’也就是第一基材1〇的絕緣膜2〇表面及第二 基材30的表面（以去除黏合表面上的顆粒），並使其具有親水 性（以利於將OH族群導入黏合表面）。以此方式使黏合表面 具有穩定的黏合性。 一接著如圖4A所不，首先在大约4〇(rc氧氣或惰性氣體的 環境中將黏合表面經過熱處理，以增加黏合強度，炊後進 -步經過大約6〇(rC熱處理，以剥除位於剥落表㈣上的 一基材i〇b，而留下絕緣膜20上的半導體層i〇a。 可k原且平坦化第-基材！ 〇b的表面，然後例行化成爲 一基材或另一個半導體基材。 爲了進一步加強第二基材30與絕緣膜2〇之黏合表面的黏 合強度，最好（例如）以溫度嶋,η刚。c來熱處理第二基材 30與絕緣膜20約3〇分鐘到2小時。例如，在雜質删已導入半 導體層心的情況下’爲了避免擴散，最好在大約800。(：的 低溫下進行熱處理。 頁 訂 第 第 本紙張f度適用中國國家標準（CNS)A4規格（210 X 297公爱 16- 483055 A7 B7 五、發明說明（ 接著’如圖4B所示，例如使用CMP來拋光半導體層i〇a達 200 nm ’使用槽紋g中掩藏的絕緣膜部份2〇a表面作爲制動 器，以避免剝除及平坦化半導體層表面時損壞，以獲得如 圖1所示之預期的SOI基材。 在此CMP中’所套用的拋光法係使用（例如）氨基_酸酿泡 沫塑料或非紡織纖維連續泡沫塑料作爲拋光墊，並使用具 有40 nm平均顆粒大小的矽膠或聚乙基二酸氨液 diamine solution)作爲拋光泥漿，藉此獲得裝置所需的 表面粗糙度及SOI層厚度。 在CMP中，預先在第一基材1〇中形式之槽紋g中掩藏的絕 緣膜部份20a表面是從第二基材3〇表面向上突出的形狀。與 半導體層10a的矽相比，絕緣膜2〇的氧化矽具有較小的拋光 率比例。因此，可藉由使用槽紋G中掩藏的絕緣膜部份2〇a 表面作爲制動器來拋光半導體層1〇a。 由於抛光，因此可隔離將藉由如圖4B所示之絕緣膜2〇所 形成之半導體晶片電路圖樣的所有區域的半導體層（s〇i層） l〇c。在如上文所述所獲得之s〇I基材上形成半導體晶片電 路圖樣後，當切割個別半導體晶片時，可使用槽紋G中掩藏 的絕緣膜部份20a作爲刻劃線sL。 由於使用槽紋G中掩藏的絕緣膜部份2〇a表面作爲制動器 ，所以可視抛光條件而定來控制s〇I層1〇c的厚度，以與槽 紋G深度相符合。例如，藉由將槽紋〇深度設爲5〇 nm，可 將SOI層10c厚度控制在大約5〇 nm。再者，可藉由使用熟知 的技術’在半導體基材中形成半導體元件。 本紙張尺度適用中國國豕ί示準（CNS)A4規格（21〇 X 297公爱 -17- 483055 經濟部智慧財產局員工消費合作社印製 A7 B7_________五、發明說明（15 ) 如上文所述，根據本具體實施例之半導體基材產品的製 法，由於使用槽紋G中掩藏的絕緣膜部份20a表面（突出槽紋 G底部之絕緣膜20部份）作爲制動器來拋光半導體層，因此可根據槽紋的深度來縮小SOI層的厚度，並可達成（例如）3〇 到50 nm的厚度。再者，基材剥除之後可重複利用，所以可抑制製造成本 。另外’因爲只有剝落層中會發生膜剝落厚度量的拋光變 化，並且，如上文所述，在拋光過程中會使用制動器，所 以可抑制SOI層厚度的變化。 . 第二具體實施例 圖5A顯7F根據本具體實施例之半導體基材（s〇I基材）的規 劃圖，而圖5B顯示沿著圖5A之A_A，線的斷面圖。根據本具體實施例的SOI基材大體上與根據第一項具體實 施例的SOI基材相同，但是會在支撑基材3〇之黏合表面的上 面形成以（例如）氧化矽爲材料所製成的下層絕緣膜21，在支 撑基材30的上層上形成以（例如）多晶矽爲材料所製成的傳導 膜12，並且在上層絕緣膜2〇的上層上形成s〇I結構的矽半導 體層（SOI層）1 〇c。SOI層1GC具有結構G，而結構6係由將在半導體層上形成之每個半導體晶片之電路圖樣外周圍區域上之表面所突出的絕緣膜20所組成。以此方式，隔離將形成半導體晶片電 路圖樣之所有區域的半導體層10c。 .使用與第-具體實施例相同的方法，本具體實施例的半導體基材是一種包括位於在基材中形士、签珂T形成炙絕緣膜上之半導 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱1 ------ (請先閱讀背面之注意事項再 丨^^--- 本頁) ·- 線. 經濟部智慧財產局員工消費合作社印制衣 A7 -----2Z_______ 五、發明說明（16 ) 體層的半導體基材，並且因爲會藉由將形成半導體晶片電 2圖樣之所有區域C的絕緣膜來隔離半導體層i〇c，所以儘 管會藉由絕緣膜20來隔離s〇I結構的半導體層i〇c，基材不 艮毛任何特足元件隔離圖樣，並且適用於供一般用途使用。 再者，可藉由使用熟知的技術，在半導體基材中形成半 導體元件。 接著，將藉由參考沿著圖5A之A-A，線的斷面圖來説明s〇I 基材產品製法。 首先，使用與第一具體實施例相同的方法，形成如圖6A 所示的結構。 此時，在矽半導體基材（第一基材）10中，在SOI基材之半 導體層上形成之半導體晶片電路圖樣的外周圍區域中形成 具有（例如）20 mm高度之像格子圖樣的槽紋G，槽紋G的寬 度爲100 " m及深度爲50 nm。藉由（例如）化學蒸汽化澱積 (CVD) ’在槽紋g中及第一基材1〇上殿積出4〇〇 nm厚度的氧 化矽，以形成上層絕緣膜2〇。另外，藉由CMp來拋光上層 絕絕緣膜20，使表面平坦化。 在此CMP中，拋光上層絕緣膜2〇的方式爲，藉由使用（例 如）聚氨醋泡沫塑料作爲抛光墊，並使用具有8〇 nm平均顆 粒大小的矽膠作爲拋光泥漿，以拋光上層絕緣膜2〇表面 200 nm，並消除階梯差。 接著’如圖6B所示，藉由（例如）化學蒸汽化澱積（CVD)， 在上層絕緣膜20上澱積出300 nm厚度的多晶石夕，以形成傳 導膜12。 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) -,¾ I. 線· 483055 A7 五、發明說明（17 ) 使多晶矽具有導電率的方式是，在澱積期間將傳導雜質 混合到反作用推進氣體（reaction gas)中，使薄膜中包含雜質 ，或是在澱積之後植入雜質離子。 接著，如圖6C所tf，藉由（例如）化學蒸汽化澱積（CVD)澱 積出300 nm到400 nm厚度的氧化矽，以形成下層絕緣膜21。 接著，抛光下層絕緣膜21的方式爲，藉由使用非紡織纖 維連續泡沫塑料或其他拋光墊’並使用具有4〇 11111平均顆粒 大小的矽膠作爲抛光泥漿，以獲得〇.4 表面粗糙度並 獲得黏合表面。 接著，如圖7A所示，植入（例如）氫離子D，以在第一基材 1〇之預定深度上的區域中形成剝落表面U。 此處，使用與第一具體實施例相同的方法，剝落表面n 的深度係設定爲從槽紋G底部開始之（例如）大約2〇〇 nm的厚 度，以考慮到在剥除時損壞。 也可旎變更藉由導入雜質來形成剝落表面之步驟及拋光 步驟的順序，以獲得完成的黏合表面。 接著，如圖7B所示，在第一基材1〇上形成的下層絕緣膜 21的上面黏合第二矽半導體基材（第二基材）3〇。此處，與 圖7A相比，圖中所繪製之由上層絕緣膜2〇、傳導膜^及下 層絕緣膜2 1所组成的第一基材1 〇顚倒。 黏合時，用與第一基材10相同的方法來拋光第二基材3〇 的表面，使其具有可黏合的表面。另外，藉由氨水、過氧 化氫及高純水（NH3 :仏〇2 :仏0=1 : 2 : 7)的混合清洗液來 清洗黏合表面，也就是第一基材10的下層絕緣膜21表面及 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ;—*---------1 (請先閱讀背面之注音3事項再填寫本頁) 訂---------線 «· 經濟部智慧財產局員工消費合作社印制衣 483055
第二基材30的表面（以去除黏合表面上的顆粒），並使其具有 經濟部智慧財產局員工消費合作社印製 親水性（以利於將OH族群導入黏合表面）。以此方式使黏人 表面具有穩定的黏合性。 '口 接著，如圖8A所#，首先在大約400〇c氧氣或隋性氣體的 環境中將黏合表面經過熱處理，以增加黏合強度，然後進 一步經過大約600X：熱處理，以剥除位於剥落表面丨丨上的第 一基材10b，而留下上層絕緣膜2〇上的半導體層1〇&。 可復原且平坦化第一基材10b的表面，然後例行化成爲第 一基材或另一個半導體基材。 爲了進一步加強第二基材30與下層絕緣膜21之黏合表面 的黏合強度，最好（例如）以溫度800到11〇(rc來熱處理第二 基材30與下層絕緣膜21約3〇分鐘到2小時。例如，在雜質硼 已導入半導體層10a的情況下，爲了避免擴散，最好在大約 800°C的低溫下進行熱處理。 接著，如圖8B所示，例如使用CMP來拋、光半導體層1〇a達 200 nm，使用槽紋G中掩藏的絕緣膜部份2〇a表面作爲制動 器，以避免剥除及平坦化半導體層表面時損壞，以獲得如 圖5所示之預期的SOI基材。 在此C Μ P中’所套用的拋光法係使用由（例如）氣基卸酸酉旨 泡沫塑料或非紡織纖維連續泡沫塑料作爲拋光墊，並使用 具有40 nm平均顆粒大小的矽膠或聚乙基二酸氨液 (ethylene diamine solution)作爲拋光泥漿，藉此獲得LSI裝 置所需的表面粗糙度及SOI層厚度。 在CMP中，預先在第一基材10中形式之槽紋g中掩藏的上 -21 -
(請先閱讀背面之注意事項^ •裝· 寫本 線』 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 483055 經濟部智慧財產局員工消費合作社印制农 A7 B7 五、發明說明（19) 層絕緣膜邶份20a表面是從第二基材3〇表面向上突出的形狀 。與半導體層l〇a的矽相比，絕緣膜2〇的氧化矽具有較小的 拋光率比例。因此，可藉由使用槽紋G中掩藏的上層絕緣膜 部份20a表面作爲制動器來拋光半導體層1〇a。 由於拋光’因此可隔離將藉由如圖4B所示之上層絕緣膜 20所形成之半導體晶片電路圖樣的所有區域的半導體層 (SOI層）10c。在如上文所述所獲得之S0I基材上形成半導體 晶片電路圖樣後’當切割個別半導體晶片時，可使用槽紋〇 中掩藏的上層絕緣膜部份20a作爲刻劃線SL。 由於使用槽紋G中掩藏的上層絕緣膜部份20a表面作爲制 動器’所以可視拋光條件而定來控制S 〇1層的厚度，以與槽 紋G深度相符合。例如，藉由將槽紋g深度設爲5〇 nm，可 將SOI層10c厚度控制在大約50 nm。 再者，可藉由使用熟知的技術，在半導體基材中形成半 導體元件。 如上文所述，根據本具體實施例之半導體基材產品的製 法’由於使用槽紋G中掩藏的上層絕緣膜部份2〇a表面（突出 槽紋G底纟卩的上層絶緣膜2 0部份）作爲制動器來抛光半導體 層，因此可根據槽紋的深度來縮小SOI層的厚度，並且可達 成3 0到5 0 nm的厚度。 再者，基材剥洛之後可重複利用，所以可抑制製造成本 。另外，因爲只有剝落層中會發生膜剝落厚度量的抛光變 化，並且，如上文所述，在抛光過程中會使用制動器，所 以可抑制SOI層厚度的變化。 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再本頁) ¾ ·- 經濟部智慧財產局員工消費合作社印5衣 Α7 -----—_Β7__ 五、發明說明（2〇 ) 、另外，在上層絕緣膜與下層絕緣膜間形成傳導膜。以此 方式，可製造出能夠形成反向閘極結構半導體元件的s〇i結 構半導體基材。 口 使用本發明半導體基材所形成的半導體可能是任何裝置 ，只要半導體裝置的SOI型半導體層中具有半導體元件即可 。例如，半導體裝置可具有M〇SFET或其他各種半導體元 件。 寸迁 本發明不限制所説明的具體實施例。 例如，藉由絕緣膜隔離301層的圖樣不限於將形成半導體 曰口片％路圖樣的所有區域。可進行變更，以隔離將形成複 數個半導體晶片的所有區域。 另外上層纟G緣膜、下層絕緣膜或其他絕緣膜，或傳導 膜都可能配置成單層或多重層。 在本發明要點的範圍内可進行其他各種修改。 總結本發明的要旨，根據本發明的半導體基材，用來形 成半導體晶片電路圖樣的半導體基材係由基材、位於基材 上的絕緣層及位於絕緣層上的SOI層所組成，並且會藉由將 形成半導體晶片電路圖樣之所有區域的絕緣膜來隔離半導 體層，因此儘管會藉由絕緣膜來隔離SOI結構的半導體層， 基材不限於任何特定元件隔離圖樣，並且適用於供一般用 途使用。 再者，根據本發明之半導體基材產品的製法，由於藉由 使用槽纹中掩藏的絕緣膜部份表面作爲制動器來拋光半導 體層’所以可根據槽紋的深度來縮小SOI層的厚度到大約30 -23- 本紙張尺度適财關 (請先閱讀背面之注意事項
r本頁) 1 - 丨線· ^055 A7 〜---------— ____-— 五、發明說明（21 ) 到50 nm的厚度。 再者，基材剝落之後可重複利用，所以町抑制製造成本 。另外，因爲只有剝落層中會發生膜剝落厚度量的抛光變 化，並且，如上文所述，在拋光過程中會使用制動器，所 以可抑制SOI層厚度的變化。 (請先閱讀背面之注意事項再本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. ^ h S 號專利中請案 飧專利範圍修正本(9丨年2月） A、申請專利範圍 1. 一種一具有在一基材ji'm成一絕緣膜之半導體層之半導 體基材產品製法’該製法包括下列步驟： 在以半導體為材料所製成的一第一基材中形成一具 有預定圖樣之預定深度的槽紋， ' 在該槽紋中及該第一基材上形成一第一絕緣膜， 在該第一基材之預定深度的區域中摻雜用來剥除該第 一基材的雜質， 從該第一絕緣膜上黏合一第二基材， 藉由熱處理去除位於含有所摻雜之該雜質之區域中的 該第一基材，而留下位於該第一絕緣膜上之該第一基材 表層的半導體層，以及 使用突出該槽紋底部上的該第一絕緣膜表面作為制動 器來拋光該半導體層。 2·如申請專利範圍第1項之半導體基材產品製法，其中形成 m槽紋的步騾包括，在該半導體層上形成之半導體晶片 黾路圖樣的外周圍區域中形成一 3〇到5〇 nm深度之槽紋的 步驟。 曰 3·如申請專利範圍第1項之半導體基材產品製法，其中形成 孩槽紋的步驟包括決定該槽紋探度的步驟，以利於在拋 光半導體層步驟後所獲得之半導體層的厚度變成預定厚 度。 ’、 4.如令請專利範圍第1項之半導體基材產品製法，其中形成 这第一絕緣膜的步驟包括藉由一具有低於第一基材之拋 光率的絕緣材料來形成該第一絕緣膜的步驟。 -1 本紙張尺度適财國國家鮮(CNS) M規格(21〇 X 297公釐） C8 D8 、申請專利' ~~ -- 5 ·如申請專利範圍第4項之半導體基材產品製法，其中一矽 半導體基材係作為該第一基材使用，並且該第一絕緣膜 係以氧化矽為材料所製成。 6·如申請專利範圍第1項之半導體基材產品製法，其中形成 孩第一絕緣膜的步驟包括使該第一絕緣膜平坦化的步驟。 7·如申請專利範圍第6項之半導體基材產品製法，其中使該 第一絕緣膜平坦化的步驟是化學機械研磨法步驟。 8·如申請專利範圍第丨項之半導體基材產品製法，其中摻雜 用來剝除該第一基材之雜質的步驟是實施植入氫離子。 9·如申請專利範圍第丨項之半導體基材產品製法，其中拋光 該半導體層的步驟是化學機械研磨法步驟。 10·如申請專利範圍第丨項之半導體基材產品製法，在形成該 第一絕緣膜步驟之後及摻雜用來剝除該第一基材之雜質 的步驟之前，製法最好進一步包括下列步驟：在該第一 絕緣膜上形成一傳導膜的步驟，以及在傳導膜上形成第 二絕緣膜的步驟。 11·如申請專利範圍第10項之半導體基材產品製法，其中形 成該第一絕緣膜的步驟包括使該第二絕緣膜平坦化的步 12·如申請專利範圍第n項之半導體基材產品製法，其中使 該第二絕緣膜平坦化的步驟是化學機械研磨法步驟。 13· —種從一具有在一基材上形成一絕緣膜之半導體層之半 導體基材所獲得之半導體裝置產品製法，該製法包括下 列步驟： 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 483055
    在以一半導體為材料所製成的一第一基材中形成一具 有預定圖樣之預定深度的槽紋， 在該槽纹中及該弟一基材上形成一第一絕緣膜， 在該第一基材之預定深度的區域中摻雜用來剥除該第 一基材的雜質， 從該第一絕緣膜上黏合一第二基材， 藉由熱處理去除位於含有所換雜之該雜質之區域中的 該弟一基材’而留下位於該第一絕緣膜上之該第一基材 表層的半導體層， 使用突出該槽紋底部上的該第一絕緣膜表面作為制動 器來拋光該半導體層，以及 在獲得的半導體基材中形成一電路圖樣。 14·如申請專利範圍第13項之半導體裝置產品製法，其中形 成該槽紋的步驟包括，在該半導體層上形成之半導體晶 片電路圖樣的外周圍區域中形成一 30到50 nm深度之槽系文 的步驟。 15·如申請專利範圍第13項之半導體裝置產品製法，其中形 成該槽紋的步驟包括決定該槽紋深度的步驟，以利於在 拋光半導體層步驟後所獲得之半導體層的厚度變成預定 厚度。 16.如申請專利範圍第13項之半導體裝置產品製法，其中形 成該第一絕緣膜的步驟包括藉由一具有低於第一基材之 拋光率的絕緣材料來形成該第一絕緣膜的步驟。 17·如申請專利範圍第16項之半導體裝置產品製法，其中— 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） Α8 Β8 C8 D8
    、申請專利範圍 --- 硬半導體基材係作為該第一基材使用，並且該第一絕緣 膜係以氧化矽為材料所製成。 U·如申請專利範圍第13項之半導體裝置產品製法，其中形 成該第一絕緣膜的步驟包括使該第一絕緣膜平坦化的步 驟。 # 19·如申請專利範圍第18項之半導體裝置產品製法，其中使 該第一絕緣膜平坦化的步驟是化學機械研磨法步驟。 20·如申請專利範圍第丨3項之半導體裝置產品製法，其中摻 雜用來剝除該第一基材之雜質的步驟是實施植入氫離子。 21·如申請專利範圍第13項之半導體裝置產品製法，其中拋 光該半導體層的步驟是化學機械研磨法步驟。 22·如申請專利範圍第13項之半導體裝置產品製法，在形成 該第一絕緣膜步驟之後及摻雜用來剝除該第一基材之雜 質的步驟之前，製法最妤進一步包括下列步驟··在該第 一絕緣膜上形成一傳導膜的步驟，以及在傳導膜上形成 第二絕緣膜的步驟。 成該第二絕緣膜的步驟包括使該第二 驟0 23.如申請專利範圍第22項之半導體裝置產品製法，其中形 二絕緣膜平坦化的步 24·如申請專利範圍第23項之半導體裝置產品製法，其中使 該第二絕緣膜平坦化的步驟是化學機械研磨法步驟。 -4 -
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6613643B1 (en) * 2000-01-28 2003-09-02 Advanced Micro Devices, Inc. Structure, and a method of realizing, for efficient heat removal on SOI
US6803295B2 (en) * 2001-12-28 2004-10-12 Texas Instruments Incorporated Versatile system for limiting mobile charge ingress in SOI semiconductor structures
FR2842647B1 (fr) * 2002-07-17 2004-09-17 Soitec Silicon On Insulator Procede de transfert de couche
JP2004087768A (ja) * 2002-08-27 2004-03-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
FR2850487B1 (fr) * 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
CN100405540C (zh) * 2003-11-06 2008-07-23 松下电器产业株式会社 基板贴合方法、该贴合基板及直接接合基板
JP4694845B2 (ja) * 2005-01-05 2011-06-08 株式会社ディスコ ウエーハの分割方法
US7348610B2 (en) * 2005-02-24 2008-03-25 International Business Machines Corporation Multiple layer and crystal plane orientation semiconductor substrate
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2009151293A (ja) 2007-11-30 2009-07-09 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法、並びに電子機器
FR2925221B1 (fr) * 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US7767546B1 (en) * 2009-01-12 2010-08-03 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
US20100176482A1 (en) 2009-01-12 2010-07-15 International Business Machine Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
US20100176495A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8587063B2 (en) * 2009-11-06 2013-11-19 International Business Machines Corporation Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels
US8936996B2 (en) * 2010-12-02 2015-01-20 International Business Machines Corporation Structure and method for topography free SOI integration
JP5659118B2 (ja) * 2011-09-20 2015-01-28 株式会社東芝 半導体装置及びその製造方法
US9202754B2 (en) * 2012-04-23 2015-12-01 Seagate Technology Llc Laser submounts formed using etching process
CN106783616B (zh) * 2016-11-24 2020-09-08 清华大学 半导体结构以及制备方法
CN108878271A (zh) * 2018-07-04 2018-11-23 南通沃特光电科技有限公司 一种复合衬底的制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02219252A (ja) * 1989-02-20 1990-08-31 Fujitsu Ltd 半導体装置の製造方法
JP3321899B2 (ja) * 1992-12-04 2002-09-09 株式会社デンソー 半導体装置
US5795810A (en) * 1995-03-29 1998-08-18 Texas Instruments Incorporated Deep mesa isolation in SOI
JPH08293542A (ja) * 1995-04-21 1996-11-05 Ube Ind Ltd 誘電体分離基板の製造方法
JPH08330414A (ja) * 1995-05-31 1996-12-13 Sony Corp Ｓｏｉ基板の製造方法
JPH1012721A (ja) * 1996-06-27 1998-01-16 Matsushita Electric Works Ltd 半導体装置の製造方法
JPH10199840A (ja) * 1997-01-06 1998-07-31 Sony Corp Ｓｏｉ基板の製造方法
JP3061020B2 (ja) * 1997-11-12 2000-07-10 日本電気株式会社 誘電体分離型半導体装置
TW437078B (en) * 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6346459B1 (en) * 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
JP4437570B2 (ja) * 1999-07-12 2010-03-24 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
US6352909B1 (en) * 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
JP4450126B2 (ja) * 2000-01-21 2010-04-14 日新電機株式会社 シリコン系結晶薄膜の形成方法

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