TW312854B - - Google Patents

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Description

經濟部中央樣準局負工消费合作杜印製 312854 A7 _B7_____ 五、發柄税明（/ ) <發明範圍> 本發明係有關於一種半導體元件，更具體而言，本發 明係有關於在一個SOI晶圓片（矽於絕緣體之上，sUiccm-on-ihsulator)之上形成一金氧半（metal oxide semiconductor)電晶體之半導體元件，此半導體元件可避免 基材飄浮之問題，而且本發明尙且有關於此半導體元件之製造 方法。 〈發明背景〉 一般而言，S 0 I晶圆片有避免R C延遲（RC delay 之優點，RC延遲係由寄生電容（parasitic capacitance ，及半導體元件之漏電流（leakage current)所引起，’因 此在製作低功率高速（low powered high speed)之半導體 元件之時，會選用S 0 I晶圓片來作爲基材。 ‘現今有兩種製造SOI晶圓片之方法，一種是由植入 氧氣分離之方法（separation by implanted oxygen, SIMOX)，另一種則是黏結方法（bonding method)。其中 SIM0X方法係在矽基材之內植入氧離子，因此可以形成S 0 I 晶圓片。至於黏結方法，則是將元件基材（device substrate)黏結在一個處理基材（hand 1 ing substrate)之 上，其中，在元件基材之上形成有一個絕緣體，並旦對元件基. 材仔細地作硏磨，.以形成S 0 I晶圓片。 如第1画所示，在本發明之中提供一 S O I基材100 此S 0 I基材100包含一個處理基材1，一絕緣膜2及一矽 層3，‘在此矽層之上有一M0S電晶體形成。在其中，矽層3 係摻雜有一個第一導電型式之雜質離子，並且形成時之厚 2 *•4· ---------(裝—.—----訂----.——y»—------------- (請先Μ讀背面.之注意Ϋ項再填寫本頁) _ 本紙張尺度適用中國國家揉準（CNS ) Α4规格（210X297公釐） 經濟部中央梂準局員工消費合作社印製 312S54 A7 ._'_ B7 ___ 五、發柄説明（）〉 度爲3G0—15GGA,以避免穿透（punchthrough)及短逋道效 應（short channel effect)在一M0S電晶體之內發生，此 tt〇S電晶體在矽層3之上形成。一個場氧化物（field oxide 4係在矽層3之預定部份形成，且用一傳統之LOCOS法來 界定一主動區域。只要埸氧化層4之底部係與絕緣膜2接 觸，在其中有M0S電晶體形成之主動區域會完全地被隔離。 ‘其次，在S 0 I晶圓片100之上形成一閘氧化物（gate oxide) 5及一多晶砂層（polysilicon layer)，並且在上面 加以圖案規劃，以形成一閘極電極（gate electrode) 6。 在矽層3之中佈植有一個第二導電型式之雜質離子\以:在 閘極電極6及場氧化物4之間形成源/渠極區域7。其中 ，只要源極/渠極區域6之底部接觸到絕緣膜2，就不會 發生接面電容（junction capacitance)及漏電流。接著， 在整個所得到之表面之上再沈積出一個中間絕緣層（ intermediate insulation layer) 8，此中間絕緣層具有 預定之厚度，再經過腐蝕之後，即可露出源極/渠極區域7。 再者，再形成一個金屬中間接線（metal interconnection) 9，此金屬中間接線與露·出之源極/渠極區域7接觸。 然而，如果一M0S電晶體形成於其上之矽層之厚度極薄 ，在一通道區域完全的空乏（deplete)之時，_第1圖中之 M0S電晶體之通道區域之電壓會高於一傳統M0S電晶體之電 壓。此外，在源極/渠極區域與在通道區域之間產生之位 能障會變彳氏，而且由於在渠極區域之空乏區域之中離子撞 擊所產生之電洞（hole)會暫時地堆積在通道區域之中。.這 些堆積之電洞會增加在通道區域中之位能高度（he i ght . of 3 本紙張尺度通ϋ國國家標準（CNS ) A4規格('·210X297公釐) (請先M讀背面之注項再填寫本頁) =---n n n 11·—— Hi I — I — I - I I — I 訂— I I I ^'
• 1^1 I \ A7 B7 五、發柄説明（"3) 經濟部中央揉準局男工消費合作社印装 potential)。因此由源極區域處所來之電子會很快地射到 通道區域之內，這樣會產生基材飄浮效應（substrate floating effect)， 此基材飄浮效 應會造成源極/ 渠極區域之 間之耐久電壓（endurance voltage)會易於下降。 〈發明總論〉 本發明之一目的是提供一種半導體元件及製造此半導' 體元件之方法，在此半導體元之中可以形成一主體電極區 域（body electrode region)，此主體電極區域可陆止在一 S 0 I晶圓片之中產生飄浮現象，而且不會使積體化程度 下降。 依據本發明之一個具體實例，提供一半導體元件，此 半導體元件包含：①一 S 0 I基材，此S 0 I基材包含有 一矽基材、一絕緣膜及一矽層，此矽層在矽基材之上形成 且具有一個第一導電型式，及具有在矽層與絕緣膜之間形 成之導電層；②一個場氧化層，此場氧化層在矽層之中形 :成，以將矽層界定成一個第一主勸區域及第二主動區域； ③一閘極電極，此閘極電極在第一主動區之矽層之上形成 ;④源極/渠極區域，此區域具有一個第二導電型式，且 在矽層之中，在閘極電極之兩個側邊處形成；及⑤一主體 零極區域，此主體電極區域具有一預定之導體型式，.且在 第二主動區之较.層之中形成，此主動電極區經由導體層而 與矽層接觸。 除此之外，本發明亦提供一種製造SOI基材之方法 ，包含下列之步驟：①設立一處理基材，在此處理基材之 上形成一個第一氧化膜；.②設—.兀件基材’在此兀件基 請 先 W 背 Λ 之 事 :,項 .再 填 丨f 裝 訂 本紙張尺度適用中國國家標準（CNS)A4規格（2丨〇乂297公釐） 經濟部/央椟準局貝工消费合作社印製 312854 A7 B7 _ 五、發柄説明（) 材之上形成一個場氧化物，以界定一個第一主動區及一個 第二主動區；③在元件基材之上形成一個第一絕緣膜，以 在第一主動區之中露出元件基材之一預定部份，及在第二 主動區之中露出元件基材之一預定部份；④在第一絕緣膜 之上形成具有一預定導體形式之導體層，此第一絕緣膜將 要與在第一及第二主動區之內的元件基材之露岀部份接觸 「⑤腐蝕此元件基材，以形成一矽層，因此可以形成在絕 緣體上之砂（Silicon-on insulator)，此在絕緣體上之砍 包含處理基材、矽層、及第二絕緣層:此_第二絕緣層包含 有第一氧化膜，及在處理基材及矽層之間的第二氧化膜； ⑥使用第一導電型式雜質離子來摻雜矽層；.⑦在元件基材 ，之露出部份之上形成一閘極亀極，此閘極電極接觸到在第 一主動區中之導體層；及⑧在矽層之中摻雜一個第二導體 型式之雜質離子，以在第一主動區之閘極電極之兩個側面 之上形成源極/渠極區域，並且在第二主動區域之中，形 成一主體電極區域，其中源極/渠極區域可由第一絕緣膜 而與導體層隔離，而且主體電極區可在源極/渠極區域之 間經由導體層而與矽層接镯。 <圖示之簡要說明> - 本發明之目的及優點可以由配和附圖，並對本發明之 詳細說明與附加.之申請專利範圍而更爲人所淸楚了解，這 些圖示爲： 第1圖是一 M0S電晶體之剖面圖，此M0S電晶體係在習 知技術之S 0 I晶圓片之上製作； 第2圖是一M0S電晶體之剖面圖，此M0S電晶體係在本 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ———--------I I n 1.......11^1— —1 n m- n n (請先閲讀背面之注^'項再本頁) A7 B7__ 五、發柄説明（） 發明之一具體實例之SO I晶圓片上所製作； 第3A至3D圖是一系列之剖面圖，說明依據本發明之一 個具體實例，在一SO I晶圓片之上製作一MOS電晶體· 之製程。 <較佳具體實例之詳細說明> . 參考第2圖 '，此係依據本發明之一個具體實例之圖形
，在本發明之此具體實例之中提供一 SOI基材200，此SOI 基材包含：①一處理基材10，②一絕緣膜20，此絕緣膜20 係由在矽處理基材1G上之所形成之氧化膜所構成，及③一 矽層40，其中在此矽層40之上將要形成一個M0S電晶體1 在矽處理基材10之矽層40之預定部份之上形成一個場氧化 物31，以界定一個第一主軌區AA，及一個第二主動區BB， 其中在此第一主動區AA之上形成一個M0S電晶體，而在此第 二主動區BB之上則形成主體電極區。在其中，在第一主動 區AA及第二主動區BB所界定之矽層之中，係摻雜第一導體 型式之雜質離子，如N型雜質離子，或是P型雜質離子。 在矽層之第一主動區AA之中形成一閘極氧化物41及一 閘極電極42。在第一主働區AA之中，在閘極電極42之兩個
側邊處，形成有第二導體型式之源極/渠極區域43A及43B • « 輕濟部中央樣準局貝工消費合作社印製 (請先閱讀背面之注^^項再填寫本頁) ，並且在第二主動區BB之中形成有第二導體犁式之主體電 極區域43C。在此時，如果矽層爲N型，則源極/渠極區域 爲P型。另一方面，如果矽層爲P型，則源極/渠極區域 則爲N型。. . 在矽層40及絕緣膜20之間形成一導體層33\，其中此絕 緣膜20係由可使處理基材1G與導體層33之間隔絕。除此之 e 本紙張尺度適用中國國家梯準（<：奶）八4说格（210/297公釐] 經濟部中央標準局貝工消费合作杜印製 312S54 A7 _B7 ____ 五、發柄説明（） 外，藉由在源極/渠極區域43A及43B之下的氧化物32，導 體層33可與源極/渠極區域43A及43B互相隔絕。此外，導 體層33可與在源極/渠極區域·43Α及43B中間之一通道區域 相接觸，及與主體電極區43C接觸。因此，通道區域可藉由 此導體層33而與主體電極區43C祖連。其中，導體層與矽層 40具有相同之第一導體型式。導體層33可以具有矽層、多 晶矽層、非晶矽或是金屬矽化物層其中之一。 參考第3Α至3D圖，我們詳細說明在一個S Ο Γ基材之 上製遷MOS電晶體之方法。 參考第3Α眉，在此圖中有翠立一矽處理基材1〇，在此 矽處'理基材之上有一個氧化膜20Α形成，並且設立一具有預 定導體型式之元件基材30，例如一個矽基材或是一個砷化 鎵（GaAs)基材。藉由一個習知之LOCOS製程，可以在元件基 材30之預定部份之上形成一個場氧化物31。利用此場氧化 物31之形成，可以在元件基材30之中界定出一個第一主.動 區域AA，及一個第二主動區域BB，其中在此第一主動區域 AA之中形成一個M0S電晶體，而在第二主動區域BB之中形成 一個主體電極區域。 · .. 在含有場氧化物31之元件基材3Q之表面之上 <，形成一 個氧化膜32。此氧化膜32係由一化學蒸汽沈積方法（chemical vapor deposition 、CVD")所形成，且具有預定之厚度， 然後再用腐蝕方法，來蝕去部份之氧化膜32，使得元件基 材3G之一些部份會露出來，在元件基材30之這些表面之上 將要形成在一主動區域AA中之通道區域，及在第二主動區 域BB中之主體電極區域。 本紙張尺度適用中國國家梯準（CNS > A4規格（210X297公釐） l·---^---f 裝-------訂 -----— (讀先閲讀背面之注$項再填寫本x) 經濟部中央揉準局—工消费合作社印装 A7 B7 « 五、發种説明（）· 其次，在元件基材30之上形成一導體層33，而此元件 基材之露出表面將要接觸到此導體層33。其中，導體層33 和元件基材30具有相同之導體型式，並且最好具有矽層之 一或是多晶矽層、非晶矽或是金屬矽化物其中之一。在導 體層33之上形成作爲一 S Ο I基材之一埋入絕緣膜之一氧 化物膜20B，並且將此氧化物膜加以拋光（p〇iish)，g使元 件基材3G平面化。 如上面所述，在上面所述之具體實例之中，作爲一SOI 晶圓片之埋入絕緣膜之氧化物膜2(U係在處理基材’10之.上 形成，而且導電層33與作爲一個S 0 I晶圓片之埋入絕緣 膜之氧化物膜20#係在元件基材30之上形成。另一種可行 之方式爲：氧化物膜20A可在元件基材30之上形成，以作爲 —個S 0 Ί晶圓片之埋入絕緣膜，且導電層33及氧化物膜 2ΌΒ，可在處理基材1〇之上夥成，其中氧化物膜20B係用來 作爲在一S0I晶圓片之埋入絕緣膜。 參考第3B圖，元件基材3α係置於處理基材1G之上，此 處理基材10將與元件基材30之氧化物膜20Α之表面接觸，此 元件基材尙且.置於處理基材之氧化膜20Β之上，並且接著用 熱處理把它們黏結起來。黏結到處理基材10之元件基材30 可在經過腐蝕之後形成一個矽層40，這樣即可以提供一個 S 0 I晶匍片20.0。元件基材3Q係使用一個腐蝕過程，或是 —個化學與機械拋光方法（chemical and mechanical polishing method),直到場氧化物31之表面露出爲止，這 樣即可平面化矽層40之表面？
參考第3C圖，將一個第一導·電型式之雜質離子，如P --------《裝—"1 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標.準（CNS ) A4規格（2丨〇Χ297公釐） A7 __B7 _^_ 五、發扨説明（) 型或是N型離子，佈植到矽層40之內’因而可以將第一導 電型式之雜質離子佈植到矽層40之內。其次’在矽層40之 上形成一個厚度爲150 —200埃之閘極氧化物41 ’並且在閘 極氧化物41之上形成一個有預定厚度之多晶矽層，再經過 規劃圖形之後，即可在第一主動區AA之中形成一個閘極電 極42 〇 在矽層40之內佈植進去一個有第二導體型式之雜質離 子，以在矽層40之第一主動區域AA之閘極電極42.之兩側處 形成源極/渠極區域43A及43B，及在矽層_40之第二主動區 BB之.中形成主體電極區域43C .，經過這樣之程序，即可在 SOI基材200之上製作MOS電晶體。在此處，雖然主體電極 M43和源極/渠區域具有相周之導體型式，但是此主體電 極區43世可以與源極/渠極區域有相反之導體'型式。 經濟部中央橾準局英工消費合作社印製 (請先閲讀背面之注項再株寫本頁) 參考第3D圖，進行一個金屬內部接線（metal inter-connection)製程。因此，可以在矽層40之上形成一個中間 .絕緣層44,其中M0S電晶體即可形成，然.後再腐餓此中間.絕 緣層44，以露出源極/渠極區域43A及43B，並且露出主體 電極區域43C。再者，在所有所得物之上再覆上一個金屬層 ，.再將此金屬層加.以腐蝕，以形成金屬內部接線朽，此金 屬內部接線45可與源極/渠極區域43A及43B接觸，並且.與 、主體電極區43C接觸。 在一個具體實例之中，雖然使用有摻雜雜質之矽層（ doped Si layer) 40來作爲導體層之材料，藉此，將通道 區域連至主體電極區域4 3C，但是也可以使用一個有預定導 體型式之有摻雜質之材料，例如一個多晶矽層、非晶矽層 本紙張尺度適用中Η國家橾準< CNS ) A4规格（210X297公釐） A7 B7 五、發别説明（) ，或是一個金屬矽化物層，以作爲導體層。. 依據本發明，在一個於SOI晶圓片之上所形成之MOS電 晶體之中，不管積體化之程度_何，可以形成一個主體電 極區域，此主體電極區域可將固定_之電壓（.constant voltage 供應到一基材之上。 雖然本發明係依據特定之說明性具體實例來加以闡述 ，但是此項說明性之具體實例並不在於限制本發明之範圍 。對此技藝熟知者，藉由閱讀此專利說明寳，應該明瞭此 說明性具體實例之種種修正及本發明其它可能之具體實例 。因此本發明之所附之申請專利範圍應該涵括本發明所有‘ 可能之修正及其它之具體實例。 * I--------f 裝------訂------ft (請先閲1*背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X297公釐}

Claims (1)

  1. S12S54 A8 B8 C8 D8 經濟部中央橾準局貝工消費合作社印策 六、申，請專利範園 1 · 一種半導體元件，此半導體元件包含： 一在絕緣體上之矽晶圓片，此矽晶圓片包含一矽基材 '一絕緣膜及一矽層，此矽層具有第一導體形式且在矽基 材'上面形成，此晶圓片尙包含一導體層，此導體層在所述 砂靥及所述絕緣膜之間形成； 一場氧化層，其在所述矽層之上肜成，且界定所述之 砍層，使其具有第一主動區域及第二主動區域； 一閘極電極，其在所述第一主動區域之所述矽層之上 形成； -源極/渠極區域，此源極/渠極區域具有第二導體形 式’且在所述閘極電極之雨個側邊之所述矽層之上形成； 及. . 一主體電極區域，此主體電極區域據有一預定之導體 形式，且在所述第二主動區域之所述矽層之上形成，且與 所述導體層接觸。 2·如申請專利範圍第1項之半導體元件，其中所述SOI 基材之所述導體層係爲有預定導體形式且摻有雜質離子之 材料。 _ ' 3.如申·請專利範圍第2項之半導體元件，其中所述導體 層具有和所述矽層相同之導體形式。 . 4. 如申請專利範圍第2項之半導體元件，其中所述導'體 層具有矽層、多晶矽層、非晶矽層或金屬矽化物層的其中 之一者。 5. 如申請專利範圍第1項之半導體元件，其中所述矽層 具有N型雜質，而所述源極/渠極區域具有P型雜質。 11 ---------^ -- (請先Μ讀背面之注^項再^:本頁) i Λ
    本紙張尺度逍用中國國家梂準（CNS ) A4規格（210X297公釐） 8 888 ABCD 經濟部中央梂準局貝工消費合作社印策 六、申,請專利範圍 6. 如申請專利範圍第1項之半導體元件，其中所述矽層 具有P型雜質，而所述源極/渠極區域具有N型雜質。 7. 如申請專利範圍第1項之半導體元件，其中所述主動 電極區域具有和所述源極/渠極區域相同之型雜質型式。 8. 如申請專利範圍第1項之半導體元件，其中所述SOI 基材更進一步包含在所述源極/渠極區域之下所形成之絕 緣膜，所述絕緣膜之用途爲使所述源極/渠極區域與所述 導體層隔絕。 ‘ 9. 如申請專利範圍第8項之半導體元件，其中所述絕緣 膜包含一個氧化物膜。 10. —種在SOI晶圓片之上製造一個半導體記憶體元件 之方法，此方法包含下列步驟： 提供一處理基材，在此處理基材之中形成一個第一氧 化物膜； 提供一兀件基材，在此兀件基材之上形成一個氧化物 膜，以界定第一主動Μ域及第二主動區域； 在所述元件基材之上形成一絕緣膜，以暴露出在所述 第一主動區域之所述元·件基材中之一預定之部份，及暴露 出在所述第二主動區域之所述元件基材之一預定之部份； 在所述絕緣膜之上形成具有預定導體型式之一導體層 ，此導體層將與在所述第一主動區域之所述元件基材中之 一暴露部份，及在所述第二主動區域之所述元件基材之一 暴露部份相接觸； 在所述導體層之上形成一第二氧化物層； 將所述之處理基材之所述第一氧化物膜與所述元件基 12 本紙張欠度適用中國國家標準（CNS ) Α4規格（210Χ297公漦) I-------f 裝 —----^訂-----A冰 (請先閲11背面之注意Ϋ項再填寫本ί ) 312S54 Μ Βδ C8 D8 六、申，請專利範圍 I 材之所述第二氧化物膜接觸，以使所述元件基材與所述處 理基材連接；. (請先《讀背面之注$項再1^本頁) 將所述之元件基材腐飩，以形成一矽層，這樣即可形 成所述之在絕緣體上之矽，此絕緣體上之矽包含所述之處 理基材，所述之矽層，及一埋入之絕緣，此埋入之絕緣膜 包含在所述處理基材及所述矽層之間的所述第一氧化物膜 及第二氧化物膜； 摻雜所述矽層，並使用第一導電型式之雜質離子； 在所述元件基材之所述露出部份之上形成一閘極電極 ，此閘極電極接觸到在所述第一主動區之內之所述導體層 ;及 . 將有第二導體型式之雜質離子佈植到所述矽層之中， 以在所述第一主動區域之之所述閘極電極之兩個側邊之上 形成源極/渠極區域，所述之源極/渠極區域可藉由所述 第一絕緣膜而與所述導體餍隔雛，而所述之主動電極區域 可藉由所述導體層而與所述矽層及所述源極/渠極區域連 接。 .. 11. 如申請專利範圍第10項之半導體元件製造方法，其 中所述導體層具有和所述矽層相同之導體形式。 - 經濟部中央橾準局舅工消費合作社印裂 12. 如申請專利範圍第1Q項之半導體元件製造方法，其 中所述導體層具有矽層、多晶矽層、非晶矽層或金屬矽化 物層之其中之一者。 13 ·如申請專利範圍第10項之半導體元件製造方法，其 中更進一步包含一使所述第二氧化物膜平面化之步驟，此 使所述第二氧化物膜平面化之步驟係在所述形成所述之第 _13_ 本紙張尺度逍用中國國家梯準（CNS ) Α4规格（210X297公釐） 經濟部中央標率局負工消費合作社印製 A8 Βδ _ §8S ·__ 六、申讀專利範園 i - 二氧化物膜之步驟之後，及在所述之使所述之第一及第二 氧化物膜接觸之步驟之前進行。 14. 如申請專利範圍第13項之半導體元件製造方法，其 中使所述第二氧化物膜平面化之所述步驟係由一回蝕方法 進行。 15. 如申請專利範圍第13項之半導體元件製造方法，其 中使所述第二氧化物膜平面化之所述步驟係由化學及機械 拋光方法進行。 . 16 .如申請專利範圍第1Q項之半導體元件製造方法，其 中所述絕緣膜爲一個氧化物膜。 17. 如申請專利範圍第10項之半導體元件製造方法，更 進一步包含下列步驟： 在所述之於所述矽層之內佈植進入雜質離子之步驟之 後，在所述SOI基材之上形成一中間絕緣層； . 腐蝕所述之中間絕緣層，以露出所述源極/渠極區域 ，及露出所述主動電極區域；及 形成金屬內部接線，此金屬內部接線將與所述露出之 源極/渠極區域及露出之生動電極區域接觸。 18. 如申請專利範圍第1G項之半導體元作製造方法，其 中所述矽層具有N型雜質，而所述源極/渠極區域具有P型 雜質。 ‘ 19. 如申請專利範圍第10項之半導體元件製造方法，其 中所述矽層具有P型雜質，而所述源極/渠極區域具有N型 雜質。 14 本紙張尺度逋用中國®家標準（CNS)A<>说格（ 210x297公*) --------f 裝------訂-----Ά ^-----1 (#A,Mt»背面之注 $項再樓__
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI412130B (zh) * 2006-02-07 2013-10-11 Seiko Instr Inc 半導體裝置及其製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281109B1 (ko) * 1997-12-15 2001-03-02 김영환 에스오아이(soi)소자및그의제조방법
DE69925078T2 (de) 1998-08-29 2006-03-09 International Business Machines Corp. SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung
EP0989613B1 (en) * 1998-08-29 2005-05-04 International Business Machines Corporation SOI transistor with body contact and method of forming same
KR100318463B1 (ko) * 1998-10-28 2002-02-19 박종섭 몸체접촉실리콘이중막소자제조방법
TW476993B (en) * 2000-01-19 2002-02-21 Advanced Micro Devices Inc Silicon on insulator circuit structure with buried semiconductor interconnect structure and method for forming same
US6368903B1 (en) * 2000-03-17 2002-04-09 International Business Machines Corporation SOI low capacitance body contact
JP2003100907A (ja) 2001-09-26 2003-04-04 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
CN101621009B (zh) * 2008-07-02 2012-03-21 中国科学院微电子研究所 一种制作部分耗尽soi器件体接触结构的方法
US9496227B2 (en) 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
WO2011008894A2 (en) 2009-07-15 2011-01-20 Io Semiconductor Semiconductor-on-insulator with back side support layer
TWI515878B (zh) 2009-07-15 2016-01-01 西拉娜半導體美國股份有限公司 絕緣體上半導體結構、自絕緣體上半導體主動元件之通道去除無用積聚多數型載子之方法、及製造積體電路之方法
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US8921168B2 (en) 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
CN105097712A (zh) 2009-07-15 2015-11-25 斯兰纳半导体美国股份有限公司 具有背侧散热的绝缘体上半导体
CN102683417A (zh) * 2012-05-17 2012-09-19 中国科学院微电子研究所 Soi mos晶体管
KR20140047494A (ko) * 2012-10-12 2014-04-22 삼성전자주식회사 서브픽셀, 이를 포함하는 이미지 센서, 및 이미지 센싱 시스템
US9215962B2 (en) 2014-03-13 2015-12-22 Ecovacs Robotics, Inc. Autonomous planar surface cleaning robot
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
DE3921038C2 (de) * 1988-06-28 1998-12-10 Ricoh Kk Verfahren zur Herstellung eines Halbleitersubstrats bzw. Festkörperaufbaus
JP2547663B2 (ja) * 1990-10-03 1996-10-23 三菱電機株式会社 半導体装置
DE69231803T2 (de) * 1991-10-14 2001-12-06 Denso Corp Verfahren zur Herstellung einer Halbleiteranordnung
KR100267755B1 (ko) * 1993-03-18 2000-10-16 김영환 박막트랜지스터 제조방법
JPH08162642A (ja) * 1994-12-07 1996-06-21 Nippondenso Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI412130B (zh) * 2006-02-07 2013-10-11 Seiko Instr Inc 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN1075246C (zh) 2001-11-21
DE19654280B4 (de) 2005-11-10
JPH1074921A (ja) 1998-03-17
DE19654280A1 (de) 1997-07-03
GB2309825B (en) 2000-07-05
GB2309825A (en) 1997-08-06
GB9626979D0 (en) 1997-02-12
KR970052023A (ko) 1997-07-29
CN1160293A (zh) 1997-09-24

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