JPH08162642A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08162642A JPH08162642A JP6303566A JP30356694A JPH08162642A JP H08162642 A JPH08162642 A JP H08162642A JP 6303566 A JP6303566 A JP 6303566A JP 30356694 A JP30356694 A JP 30356694A JP H08162642 A JPH08162642 A JP H08162642A
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- crystal semiconductor
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Abstract
(57)【要約】
【目的】 複数のＭＯＳＦＥＴのしきい値電圧を一括し
て補正する。 【構成】 複数のＭＯＳＦＥＴ１０、１１の下部にフロ
ーティング導電層４を形成し、電荷注入素子２４により
フローティング導電層４に電荷を注入する。ここで、電
荷注入素子２４を、薄膜単結晶半導体層８、ゲート酸化
膜１２、ゲート電極１３にて構成し、薄膜単結晶半導体
層８とフローティング導電層４間を金属電極１４にて電
気的に接続している。薄膜単結晶半導体層８、ゲート酸
化膜１２、ゲート電極１３は、ＭＯＳＦＥＴ１０、１１
の形成と同時に形成できるため、その製造を容易にする
ことができる。
て補正する。 【構成】 複数のＭＯＳＦＥＴ１０、１１の下部にフロ
ーティング導電層４を形成し、電荷注入素子２４により
フローティング導電層４に電荷を注入する。ここで、電
荷注入素子２４を、薄膜単結晶半導体層８、ゲート酸化
膜１２、ゲート電極１３にて構成し、薄膜単結晶半導体
層８とフローティング導電層４間を金属電極１４にて電
気的に接続している。薄膜単結晶半導体層８、ゲート酸
化膜１２、ゲート電極１３は、ＭＯＳＦＥＴ１０、１１
の形成と同時に形成できるため、その製造を容易にする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を採用するＭＯＳＦＥＴのしきい値電圧制御に
有効な技術に関するものである。
にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を採用するＭＯＳＦＥＴのしきい値電圧制御に
有効な技術に関するものである。
【０００２】
【従来の技術】従来より半導体装置の高速化・高集積化
が進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
に、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全
に空乏化するような場合（以下これを薄膜ＳＯＩＭＯＳ
ＦＥＴという）には、バルクシリコン基板上に形成した
ＭＯＳＦＥＴに比べショートチャネル効果が抑制できる
とか、寄生容量が少ないため低消費電力で高速動作が可
能などの優れた特性を示すことが知られている。
が進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
に、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全
に空乏化するような場合（以下これを薄膜ＳＯＩＭＯＳ
ＦＥＴという）には、バルクシリコン基板上に形成した
ＭＯＳＦＥＴに比べショートチャネル効果が抑制できる
とか、寄生容量が少ないため低消費電力で高速動作が可
能などの優れた特性を示すことが知られている。
【０００３】近年、素子の微細化に伴い電源電圧は低下
する方向にあり、高速動作が要求される回路においては
低いしきい値電圧が必要であるが、このときプロセスの
ばらつきによって生じるしきい値電圧のばらつきが無視
できなくなってくる。特に、薄膜ＳＯＩＭＯＳＦＥＴで
は、低い電源電圧でも高速動作が可能であるというメリ
ットがあるものの、ＳＯＩ膜厚のウエハ面内ばらつきが
しきい値電圧のばらつきに影響し、一枚のウエハから安
定して低いしきい値電圧のチップが得られないという問
題がある。
する方向にあり、高速動作が要求される回路においては
低いしきい値電圧が必要であるが、このときプロセスの
ばらつきによって生じるしきい値電圧のばらつきが無視
できなくなってくる。特に、薄膜ＳＯＩＭＯＳＦＥＴで
は、低い電源電圧でも高速動作が可能であるというメリ
ットがあるものの、ＳＯＩ膜厚のウエハ面内ばらつきが
しきい値電圧のばらつきに影響し、一枚のウエハから安
定して低いしきい値電圧のチップが得られないという問
題がある。
【０００４】薄膜ＳＯＩＭＯＳＦＥＴのしきい値電圧を
素子完成後に変化させられる方法として、特開昭６１−
７８１６９号公報に、チャネル領域下部の絶縁膜中にフ
ローティングゲートを埋め込み、これに電荷を蓄積して
しきい値電圧を変化させる方法が提案されている。
素子完成後に変化させられる方法として、特開昭６１−
７８１６９号公報に、チャネル領域下部の絶縁膜中にフ
ローティングゲートを埋め込み、これに電荷を蓄積して
しきい値電圧を変化させる方法が提案されている。
【０００５】
【発明が解決しようとする課題】しかし、上記の方法で
は１つのＭＯＳＦＥＴに対して１つのフローティングゲ
ートを配置したメモリ構造になっており、１チップ単位
や１回路ブロック単位でしきい値電圧を補正できる構造
にはなっていない。トランジスタ一個一個しきい値電圧
を変化させることは可能であるが数十万、数百万個とい
った集積回路でこれを行うことは現実的ではない。
は１つのＭＯＳＦＥＴに対して１つのフローティングゲ
ートを配置したメモリ構造になっており、１チップ単位
や１回路ブロック単位でしきい値電圧を補正できる構造
にはなっていない。トランジスタ一個一個しきい値電圧
を変化させることは可能であるが数十万、数百万個とい
った集積回路でこれを行うことは現実的ではない。
【０００６】本発明は上記問題点に鑑みたもので、１チ
ップ単位や１回路ブロック単位でというように複数のＭ
ＯＳＦＥＴに対してしきい値電圧を一括して補正できる
半導体装置およびその製造方法を提供することを目的と
する。
ップ単位や１回路ブロック単位でというように複数のＭ
ＯＳＦＥＴに対してしきい値電圧を一括して補正できる
半導体装置およびその製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、半導体基板
（１、２）の表面に絶縁体層（３、５）を介して複数の
薄膜単結晶半導体層（６、７）が形成され、前記複数の
薄膜単結晶半導体層のそれぞれにＭＯＳＦＥＴ（１０、
１１）が形成されている半導体装置において、複数の前
記ＭＯＳＦＥＴの少なくともチャネル領域に対向する位
置で前記絶縁体層内に埋設形成されたフローティング導
電体層（４）と、このフローティング導電体層に電荷を
注入する電荷注入素子（２４）と、前記フローティング
導電体層の下部に位置する前記半導体基板の電位を固定
する電極（１６）とを備え、前記電荷注入素子は、前記
複数の薄膜単結晶半導体層と同一平面に形成された薄膜
単結晶半導体層（８）と、この薄膜単結晶半導体層上に
絶縁膜（１２）を介して形成された電極層（１３）にて
構成され、前記電荷注入素子の薄膜単結晶半導体層と前
記フローティング導電体層が金属層（１４）で接続され
ていることを特徴としている。
め、請求項１に記載の発明においては、半導体基板
（１、２）の表面に絶縁体層（３、５）を介して複数の
薄膜単結晶半導体層（６、７）が形成され、前記複数の
薄膜単結晶半導体層のそれぞれにＭＯＳＦＥＴ（１０、
１１）が形成されている半導体装置において、複数の前
記ＭＯＳＦＥＴの少なくともチャネル領域に対向する位
置で前記絶縁体層内に埋設形成されたフローティング導
電体層（４）と、このフローティング導電体層に電荷を
注入する電荷注入素子（２４）と、前記フローティング
導電体層の下部に位置する前記半導体基板の電位を固定
する電極（１６）とを備え、前記電荷注入素子は、前記
複数の薄膜単結晶半導体層と同一平面に形成された薄膜
単結晶半導体層（８）と、この薄膜単結晶半導体層上に
絶縁膜（１２）を介して形成された電極層（１３）にて
構成され、前記電荷注入素子の薄膜単結晶半導体層と前
記フローティング導電体層が金属層（１４）で接続され
ていることを特徴としている。
【０００８】請求項２に記載の発明では、請求項１に記
載の発明において、前記ＭＯＳＦＥＴが複数形成される
回路領域（２３）と、この回路領域の周辺領域に形成さ
れ前記ＭＯＳＦＥＴと電気接続されるボンディングパッ
ド（２５ａ）が形成されるボンディングパッド領域（２
５）を有し、前記電荷注入素子は前記ボンディングパッ
ド領域に形成されていることを特徴としている。
載の発明において、前記ＭＯＳＦＥＴが複数形成される
回路領域（２３）と、この回路領域の周辺領域に形成さ
れ前記ＭＯＳＦＥＴと電気接続されるボンディングパッ
ド（２５ａ）が形成されるボンディングパッド領域（２
５）を有し、前記電荷注入素子は前記ボンディングパッ
ド領域に形成されていることを特徴としている。
【０００９】請求項３に記載の発明では、請求項２に記
載の発明において、前記フローティング導電体層（４）
は前記回路領域（２３）を含み前記ボンディングパッド
（２５ａ）下部を除く領域に埋設されていることを特徴
としている。請求項４に記載の発明においては、半導体
基板（１、２）の表面に絶縁体層（３、５）を介して複
数の薄膜単結晶半導体層（６、８）が形成され、前記複
数の薄膜単結晶半導体層のそれぞれにＭＯＳＦＥＴ（１
０、１１）が形成されている半導体装置において、前記
それぞれのＭＯＳＦＥＴは、複数のＭＯＳＦＥＴから構
成される複数の回路ブロック（回路ブロック１〜３）に
分割されており、その内の特定の回路ブロック（回路ブ
ロック３）における複数のＭＯＳＦＥＴの少なくともチ
ャネル領域に対向する位置で前記絶縁体層内に埋設形成
されたフローティング導電体層（４）と、このフローテ
ィング導電体層に電荷を注入する電荷注入素子（２４）
と、前記フローティング導電体層の下部に位置する半導
体基板の電位を固定する電極（１６）とを備えたことを
特徴としている。
載の発明において、前記フローティング導電体層（４）
は前記回路領域（２３）を含み前記ボンディングパッド
（２５ａ）下部を除く領域に埋設されていることを特徴
としている。請求項４に記載の発明においては、半導体
基板（１、２）の表面に絶縁体層（３、５）を介して複
数の薄膜単結晶半導体層（６、８）が形成され、前記複
数の薄膜単結晶半導体層のそれぞれにＭＯＳＦＥＴ（１
０、１１）が形成されている半導体装置において、前記
それぞれのＭＯＳＦＥＴは、複数のＭＯＳＦＥＴから構
成される複数の回路ブロック（回路ブロック１〜３）に
分割されており、その内の特定の回路ブロック（回路ブ
ロック３）における複数のＭＯＳＦＥＴの少なくともチ
ャネル領域に対向する位置で前記絶縁体層内に埋設形成
されたフローティング導電体層（４）と、このフローテ
ィング導電体層に電荷を注入する電荷注入素子（２４）
と、前記フローティング導電体層の下部に位置する半導
体基板の電位を固定する電極（１６）とを備えたことを
特徴としている。
【００１０】請求項５に記載の発明においては、半導体
基板（１、２）の表面に絶縁体層（３、５）を介して複
数の薄膜単結晶半導体層（６、８）が形成され、前記複
数の薄膜単結晶半導体層のそれぞれにＭＯＳＦＥＴ（１
０、１１）が形成されている半導体装置において、複数
の前記ＭＯＳＦＥＴは、複数のｎチャネルトランジスタ
と複数のｐチャネルトランジスタで構成されており、前
記複数のｎチャネルトランジスタの少なくともチャネル
領域に対向する位置（２７）で前記絶縁体層内に埋設形
成された第１のフローティング導電体層（４ａ）と、こ
の第１のフローティング導電体層に電荷を注入する第１
の電荷注入素子（２４ａ）と、前記複数のｐチャネルト
ランジスタの少なくともチャネル領域に対向する位置
（２８）で前記絶縁体層内に埋設形成された第２のフロ
ーティング導電体層（４ｂ）と、この第２のフローティ
ング導電体層に電荷を注入する第２の電荷注入素子（２
４ｂ）と、前記第１、第２のフローティング導電体層の
下部に位置する半導体基板の電位を固定する電極（１
６）とを備えたことを特徴としている。
基板（１、２）の表面に絶縁体層（３、５）を介して複
数の薄膜単結晶半導体層（６、８）が形成され、前記複
数の薄膜単結晶半導体層のそれぞれにＭＯＳＦＥＴ（１
０、１１）が形成されている半導体装置において、複数
の前記ＭＯＳＦＥＴは、複数のｎチャネルトランジスタ
と複数のｐチャネルトランジスタで構成されており、前
記複数のｎチャネルトランジスタの少なくともチャネル
領域に対向する位置（２７）で前記絶縁体層内に埋設形
成された第１のフローティング導電体層（４ａ）と、こ
の第１のフローティング導電体層に電荷を注入する第１
の電荷注入素子（２４ａ）と、前記複数のｐチャネルト
ランジスタの少なくともチャネル領域に対向する位置
（２８）で前記絶縁体層内に埋設形成された第２のフロ
ーティング導電体層（４ｂ）と、この第２のフローティ
ング導電体層に電荷を注入する第２の電荷注入素子（２
４ｂ）と、前記第１、第２のフローティング導電体層の
下部に位置する半導体基板の電位を固定する電極（１
６）とを備えたことを特徴としている。
【００１１】請求項６に記載の発明においては、半導体
基板（１、２）の表面にフローティング導電層（４）を
埋設した絶縁体層（３、５）を形成するとともに、この
絶縁体層上に複数の薄膜単結晶半導体層（６〜９）を形
成する工程と、前記複数の薄膜単結晶半導体層のうちＭ
ＯＳＦＥＴを形成する薄膜単結晶半導体層（６、７）に
対してゲート酸化膜（１２）およびゲート電極（１３）
を形成するとともに、前記複数の薄膜単結晶半導体層の
うち前記フローティング導電層と電気接続される特定の
薄膜単結晶半導体層（８）に対してもゲート酸化膜（１
２）およびゲート電極（１３）を同時に形成する工程
と、前記ＭＯＳＦＥＴを形成する薄膜単結晶半導体層に
対してソース、ドレイン層を形成する工程と、前記特定
の薄膜単結晶半導体層に対して形成されたゲート電極に
金属電極（１５）を形成するとともに、前記フローティ
ング導電体層の下部に位置する前記半導体基板の電位を
固定する金属電極（１６）を形成する工程とを有するこ
とを特徴としている。
基板（１、２）の表面にフローティング導電層（４）を
埋設した絶縁体層（３、５）を形成するとともに、この
絶縁体層上に複数の薄膜単結晶半導体層（６〜９）を形
成する工程と、前記複数の薄膜単結晶半導体層のうちＭ
ＯＳＦＥＴを形成する薄膜単結晶半導体層（６、７）に
対してゲート酸化膜（１２）およびゲート電極（１３）
を形成するとともに、前記複数の薄膜単結晶半導体層の
うち前記フローティング導電層と電気接続される特定の
薄膜単結晶半導体層（８）に対してもゲート酸化膜（１
２）およびゲート電極（１３）を同時に形成する工程
と、前記ＭＯＳＦＥＴを形成する薄膜単結晶半導体層に
対してソース、ドレイン層を形成する工程と、前記特定
の薄膜単結晶半導体層に対して形成されたゲート電極に
金属電極（１５）を形成するとともに、前記フローティ
ング導電体層の下部に位置する前記半導体基板の電位を
固定する金属電極（１６）を形成する工程とを有するこ
とを特徴としている。
【００１２】請求項７に記載の発明においては、第１の
半導体基板（２０）の表面に複数の薄膜単結晶半導体層
を形成する予定領域（２０ａ）を形成する工程と、この
後、前記第１の半導体基板の表面に第１の絶縁膜（５）
を形成する工程と、この第１の絶縁膜の上にフローティ
ング導電層（４）を形成する工程と、このフローティン
グ導電層の上に第２の絶縁膜（３）を形成した後、その
上に第２の半導体基板（１、２）を形成する工程と、前
記第１の半導体基板を裏面側から研磨し、前記予定領域
に複数の薄膜単結晶半導体層（６〜９）を形成する工程
と、複数の薄膜単結晶半導体層（６〜８）にゲート酸化
膜（１２）およびゲート電極（１３）を形成する工程
と、前記第１の絶縁膜の所定部分において前記フローテ
ィング導電層に至るまでの貫通孔（２６）を形成する工
程と、前記ＭＯＳＦＥＴを形成する薄膜単結晶半導体層
（６、７）に対してソース、ドレイン層を形成して複数
のＭＯＳＦＥＴを形成するとともに、前記ゲート酸化膜
およびゲート電極が形成された複数の薄膜単結晶半導体
層のうちの特定の薄膜単結晶半導体層（８）と前記フロ
ーティング導電層を前記貫通孔を介して電気接続する金
属層（１４）を形成し、さらに前記第２の半導体基板の
電位を固定する電極（１６）を形成する工程とを有する
ことを特徴としている。
半導体基板（２０）の表面に複数の薄膜単結晶半導体層
を形成する予定領域（２０ａ）を形成する工程と、この
後、前記第１の半導体基板の表面に第１の絶縁膜（５）
を形成する工程と、この第１の絶縁膜の上にフローティ
ング導電層（４）を形成する工程と、このフローティン
グ導電層の上に第２の絶縁膜（３）を形成した後、その
上に第２の半導体基板（１、２）を形成する工程と、前
記第１の半導体基板を裏面側から研磨し、前記予定領域
に複数の薄膜単結晶半導体層（６〜９）を形成する工程
と、複数の薄膜単結晶半導体層（６〜８）にゲート酸化
膜（１２）およびゲート電極（１３）を形成する工程
と、前記第１の絶縁膜の所定部分において前記フローテ
ィング導電層に至るまでの貫通孔（２６）を形成する工
程と、前記ＭＯＳＦＥＴを形成する薄膜単結晶半導体層
（６、７）に対してソース、ドレイン層を形成して複数
のＭＯＳＦＥＴを形成するとともに、前記ゲート酸化膜
およびゲート電極が形成された複数の薄膜単結晶半導体
層のうちの特定の薄膜単結晶半導体層（８）と前記フロ
ーティング導電層を前記貫通孔を介して電気接続する金
属層（１４）を形成し、さらに前記第２の半導体基板の
電位を固定する電極（１６）を形成する工程とを有する
ことを特徴としている。
【００１３】請求項８に記載の発明では、請求項７に記
載の発明において、前記ソース、ドレイン層を形成した
後、層間絶縁膜（１７）を形成してこの層間絶縁膜の所
定部分を開口し、前記ソース、ドレイン層と電気接続す
る金属層および前記特定の薄膜単結晶半導体層と前記フ
ローティング導電層を前記貫通孔を介して電気接続する
金属層を形成する工程を有することを特徴としている。
載の発明において、前記ソース、ドレイン層を形成した
後、層間絶縁膜（１７）を形成してこの層間絶縁膜の所
定部分を開口し、前記ソース、ドレイン層と電気接続す
る金属層および前記特定の薄膜単結晶半導体層と前記フ
ローティング導電層を前記貫通孔を介して電気接続する
金属層を形成する工程を有することを特徴としている。
【００１４】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１５】
【発明の作用効果】請求項１に記載の発明によれば、複
数のＭＯＳＦＥＴの少なくともチャネル領域に対向する
位置で絶縁体層内にフローティング導電体層を埋設形成
し、このフローティング導電体層に電荷を注入する電荷
注入素子を備えている。そして、電荷注入素子は、薄膜
単結晶半導体層と、この薄膜単結晶半導体層上に絶縁膜
を介して形成された電極層にて構成され、さらに電荷注
入素子の薄膜単結晶半導体層とフローティング導電体層
が金属層で接続されている。
数のＭＯＳＦＥＴの少なくともチャネル領域に対向する
位置で絶縁体層内にフローティング導電体層を埋設形成
し、このフローティング導電体層に電荷を注入する電荷
注入素子を備えている。そして、電荷注入素子は、薄膜
単結晶半導体層と、この薄膜単結晶半導体層上に絶縁膜
を介して形成された電極層にて構成され、さらに電荷注
入素子の薄膜単結晶半導体層とフローティング導電体層
が金属層で接続されている。
【００１６】従って、電極層から絶縁膜を通して薄膜単
結晶半導体層に電子がトンネル注入され、さらに金属層
からフローティング導電体層に至り、フローティング導
電体層に電荷が注入される。従ってこの電荷注入量をコ
ントロールすることにより複数のＭＯＳＦＥＴに対し一
括してそのしきい値電圧を補正することができる。請求
項２に記載の発明によれば、電荷注入素子をボンディン
グパッド領域に形成するようにしているから、そのため
特別な形成領域を必要とせず、チップサイズの増大を抑
えることができる。
結晶半導体層に電子がトンネル注入され、さらに金属層
からフローティング導電体層に至り、フローティング導
電体層に電荷が注入される。従ってこの電荷注入量をコ
ントロールすることにより複数のＭＯＳＦＥＴに対し一
括してそのしきい値電圧を補正することができる。請求
項２に記載の発明によれば、電荷注入素子をボンディン
グパッド領域に形成するようにしているから、そのため
特別な形成領域を必要とせず、チップサイズの増大を抑
えることができる。
【００１７】請求項３に記載の発明によれば、フローテ
ィング導電体層を、ＭＯＳＦＥＴの回路領域を含みボン
ディングパッド下部を除く領域に埋設するようにしてい
るから、フローティング導電体層の電位がボンディング
パッドの電位の影響を受けないようにすることができ
る。請求項４に記載の発明によれば、複数のＭＯＳＦＥ
Ｔから構成される複数の回路ブロックに分割した場合の
特定の回路ブロックに対し、フローティング導電体層お
よび電荷注入素子を設けているから、回路ブロックが混
在する中で特定の回路ブロックのみのしきい値電圧を補
正することができる。
ィング導電体層を、ＭＯＳＦＥＴの回路領域を含みボン
ディングパッド下部を除く領域に埋設するようにしてい
るから、フローティング導電体層の電位がボンディング
パッドの電位の影響を受けないようにすることができ
る。請求項４に記載の発明によれば、複数のＭＯＳＦＥ
Ｔから構成される複数の回路ブロックに分割した場合の
特定の回路ブロックに対し、フローティング導電体層お
よび電荷注入素子を設けているから、回路ブロックが混
在する中で特定の回路ブロックのみのしきい値電圧を補
正することができる。
【００１８】請求項５に記載の発明によれば、複数のｎ
チャネルトランジスタと複数のｐチャネルトランジスタ
のそれぞれに対し、フローティング導電体層と電荷注入
素子を設けているから、ｎチャネルトランジスタとｐチ
ャネルトランジスタ単位でしきい値電圧を補正すること
ができる。請求項６〜８に記載の発明によれば、複数の
ＭＯＳＦＥＴのゲート絶縁膜と電荷注入素子のゲート絶
縁膜を同時に形成して、少ない工程数で、しきい値電圧
一括補正の半導体素子を製造することができる。
チャネルトランジスタと複数のｐチャネルトランジスタ
のそれぞれに対し、フローティング導電体層と電荷注入
素子を設けているから、ｎチャネルトランジスタとｐチ
ャネルトランジスタ単位でしきい値電圧を補正すること
ができる。請求項６〜８に記載の発明によれば、複数の
ＭＯＳＦＥＴのゲート絶縁膜と電荷注入素子のゲート絶
縁膜を同時に形成して、少ない工程数で、しきい値電圧
一括補正の半導体素子を製造することができる。
【００１９】
【実施例】以下、本発明を図に示す実施例について説明
する。図１に、本発明の第１実施例における半導体装置
の断面構造を示す。単結晶シリコン基板１上に、酸化膜
３によって分離された２層のポリシリコン層２、４が形
成され、その上に埋め込みＳｉＯ2 層５が形成されてい
る。さらにＳｉＯ2 層５上には、薄い単結晶シリコン層
６、７、８、９（ＳＯＩ層）が形成され、単結晶シリコ
ン層６にはｎチャネルＭＯＳＦＥＴ１０、単結晶シリコ
ン層７にはｐチャネルＭＯＳＦＥＴ１１が形成されてい
る。なお、シリコン層６、７はＭＯＳＦＥＴのチャネル
領域の最大空乏層幅よりも薄くチャネル形成時にＳＯＩ
層が完全に空乏化する厚さになっている。また、図１に
は、ＭＯＳＦＥＴ１０、１１の２つが示されているが、
実際にはもっと多くのＭＯＳＦＥＴが形成されている。
する。図１に、本発明の第１実施例における半導体装置
の断面構造を示す。単結晶シリコン基板１上に、酸化膜
３によって分離された２層のポリシリコン層２、４が形
成され、その上に埋め込みＳｉＯ2 層５が形成されてい
る。さらにＳｉＯ2 層５上には、薄い単結晶シリコン層
６、７、８、９（ＳＯＩ層）が形成され、単結晶シリコ
ン層６にはｎチャネルＭＯＳＦＥＴ１０、単結晶シリコ
ン層７にはｐチャネルＭＯＳＦＥＴ１１が形成されてい
る。なお、シリコン層６、７はＭＯＳＦＥＴのチャネル
領域の最大空乏層幅よりも薄くチャネル形成時にＳＯＩ
層が完全に空乏化する厚さになっている。また、図１に
は、ＭＯＳＦＥＴ１０、１１の２つが示されているが、
実際にはもっと多くのＭＯＳＦＥＴが形成されている。
【００２０】また、単結晶シリコン層８、９およびポリ
シリコン層４は、低抵抗Ｎ型層になっており、ポリシリ
コン層２には少なくともＳｉＯ2 層３側にＮ型の不純物
が高濃度にドープされている。また、単結晶シリコン層
８上にはＭＯＳＦＥＴ１０、１１と同時に形成されたゲ
ート酸化膜１２とＮ型低抵抗ゲートポリシリコン層１３
が形成されている。
シリコン層４は、低抵抗Ｎ型層になっており、ポリシリ
コン層２には少なくともＳｉＯ2 層３側にＮ型の不純物
が高濃度にドープされている。また、単結晶シリコン層
８上にはＭＯＳＦＥＴ１０、１１と同時に形成されたゲ
ート酸化膜１２とＮ型低抵抗ゲートポリシリコン層１３
が形成されている。
【００２１】単結晶シリコン層８とポリシリコン層４
は、金属電極１４によって電気的に接続されており、単
結晶シリコン層８、ポリシリコン層４、金属電極１４は
一体になって周囲を絶縁体で完全に囲まれており、これ
らは電気的にフローティング状態にある。なお、ポリシ
リコン層４がフローティング導電体層となっている。さ
らに、ポリシリコン層１３、２には、それぞれ金属電極
１５、１６が接続され、外部から電圧が印加できるよう
になっている。
は、金属電極１４によって電気的に接続されており、単
結晶シリコン層８、ポリシリコン層４、金属電極１４は
一体になって周囲を絶縁体で完全に囲まれており、これ
らは電気的にフローティング状態にある。なお、ポリシ
リコン層４がフローティング導電体層となっている。さ
らに、ポリシリコン層１３、２には、それぞれ金属電極
１５、１６が接続され、外部から電圧が印加できるよう
になっている。
【００２２】なお、ゲートポリシリコン層１３と酸化膜
１２とＳＯＩ層８からなる容量Ｃ１と、ポリシリコン層
２と酸化膜３とポリシリコン層４からなる容量Ｃ２の関
係はＣ１＜＜Ｃ２となっており、電極１５と電極１６間
に印加された電圧はほとんどＣ１に印加されるようにな
っている。図２に、図１に示す半導体装置の平面構造を
示す。この図２は、説明の便宜上、図１のゲート電極１
３の直上から下側を見た図となっており、複数のＭＯＳ
ＦＥＴが形成される領域を主要回路領域２３として示し
ている。
１２とＳＯＩ層８からなる容量Ｃ１と、ポリシリコン層
２と酸化膜３とポリシリコン層４からなる容量Ｃ２の関
係はＣ１＜＜Ｃ２となっており、電極１５と電極１６間
に印加された電圧はほとんどＣ１に印加されるようにな
っている。図２に、図１に示す半導体装置の平面構造を
示す。この図２は、説明の便宜上、図１のゲート電極１
３の直上から下側を見た図となっており、複数のＭＯＳ
ＦＥＴが形成される領域を主要回路領域２３として示し
ている。
【００２３】図２において、チップ中央部に、複数のＭ
ＯＳＦＥＴが集積化されて構成される主要回路領域２３
が配置され、その周辺部にＭＯＳＦＥＴのボンディング
パッド２５ａが形成されるボンディングパッド領域２５
が形成されている。また、主要回路領域２３を取り囲
み、ボンディングパッド２５ａを除く領域にポリシリコ
ン層４（図中の点線で示す）が配置され、このポリシリ
コン層４はＳＯＩ層８上に形成されている電荷注入用素
子２４の一部と重なっている。
ＯＳＦＥＴが集積化されて構成される主要回路領域２３
が配置され、その周辺部にＭＯＳＦＥＴのボンディング
パッド２５ａが形成されるボンディングパッド領域２５
が形成されている。また、主要回路領域２３を取り囲
み、ボンディングパッド２５ａを除く領域にポリシリコ
ン層４（図中の点線で示す）が配置され、このポリシリ
コン層４はＳＯＩ層８上に形成されている電荷注入用素
子２４の一部と重なっている。
【００２４】ＳＯＩ層９は、チップ外周に沿って形成さ
れており、グランド端子用パッドを兼ねる金属電極１６
に接続されている。なお、電荷注入用素子２４はチップ
外周部のボンディングパッド領域２５に形成されてい
る。従って、電荷注入用素子２４の形成によるチップサ
イズの増加はほとんど無視できる。フローティングＮ+
ポリシリコン層４への電荷の注入については、電極１６
にグランド電圧（０Ｖ）、電極１５に例えば８Ｖを印加
することで、酸化膜１２を通してＮ+ ポリシリコン層１
２からＳＯＩ層１２に電子がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ）トンネル注入される。注入された電子
は金属電極１４を通してフローティングＮ+ ポリシリコ
ン層４に電荷として蓄積される。
れており、グランド端子用パッドを兼ねる金属電極１６
に接続されている。なお、電荷注入用素子２４はチップ
外周部のボンディングパッド領域２５に形成されてい
る。従って、電荷注入用素子２４の形成によるチップサ
イズの増加はほとんど無視できる。フローティングＮ+
ポリシリコン層４への電荷の注入については、電極１６
にグランド電圧（０Ｖ）、電極１５に例えば８Ｖを印加
することで、酸化膜１２を通してＮ+ ポリシリコン層１
２からＳＯＩ層１２に電子がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ）トンネル注入される。注入された電子
は金属電極１４を通してフローティングＮ+ ポリシリコ
ン層４に電荷として蓄積される。
【００２５】フローティングＮ+ ポリシリコン層４の電
位はこの蓄積電荷量で決まり、Ｆ−Ｎトンネル注入電流
量と注入時間でコントロールでき、例えば主要回路領域
２３内に設けられたモニター用トランジスタ（しきい値
電圧検出手段）３０のしきい値電圧をモニターしながら
主要回路領域２３単位で一括してトランジスタ１０、１
１のしきい値電圧を所望の値に変化させることができ
る。
位はこの蓄積電荷量で決まり、Ｆ−Ｎトンネル注入電流
量と注入時間でコントロールでき、例えば主要回路領域
２３内に設けられたモニター用トランジスタ（しきい値
電圧検出手段）３０のしきい値電圧をモニターしながら
主要回路領域２３単位で一括してトランジスタ１０、１
１のしきい値電圧を所望の値に変化させることができ
る。
【００２６】次に、上記第１実施例における半導体装置
の具体的な形成方法の一例について図３〜図５（各製造
工程毎の要部断面図）を用いて説明する。まず、Ｐ型高
抵抗単結晶シリコン基板２０を用意する。図３（ａ）に
示すように、後にＳＯＩ層になる部分に膜厚１００ｎｍ
程度の酸化膜１９を形成し、これをマスクとしてシリコ
ン基板２０を例えば反応性イオンエッチング法によって
深さ約１５０ｎｍ程度エッチングする。その結果、シリ
コン基板２０の表面に凹凸が形成され、これにより薄膜
単結晶半導体層を形成する予定領域２０ａが形成され
る。
の具体的な形成方法の一例について図３〜図５（各製造
工程毎の要部断面図）を用いて説明する。まず、Ｐ型高
抵抗単結晶シリコン基板２０を用意する。図３（ａ）に
示すように、後にＳＯＩ層になる部分に膜厚１００ｎｍ
程度の酸化膜１９を形成し、これをマスクとしてシリコ
ン基板２０を例えば反応性イオンエッチング法によって
深さ約１５０ｎｍ程度エッチングする。その結果、シリ
コン基板２０の表面に凹凸が形成され、これにより薄膜
単結晶半導体層を形成する予定領域２０ａが形成され
る。
【００２７】次に、マスクとした酸化膜１９を除去後、
図３（ｂ）に示すように熱酸化法あるいはＣＶＤ法によ
って基板２０表面に例えば厚さ約４００ｎｍの酸化膜
（ＳｉＯ2 ）５を形成する。なお、酸化膜５形成前に図
３（ａ）に示す工程のエッチングによるシリコン基板２
０のダメージを除去する処理を行ってもよい。次に、図
３（ｃ）に示すように酸化膜５上にポリシリコン４を例
えば減圧ＣＶＤ法で膜厚２０ｎｍ程度堆積し、さらにこ
のポリシリコン４に例えば熱拡散法によりＮ型不純物で
あるリンを導入する。
図３（ｂ）に示すように熱酸化法あるいはＣＶＤ法によ
って基板２０表面に例えば厚さ約４００ｎｍの酸化膜
（ＳｉＯ2 ）５を形成する。なお、酸化膜５形成前に図
３（ａ）に示す工程のエッチングによるシリコン基板２
０のダメージを除去する処理を行ってもよい。次に、図
３（ｃ）に示すように酸化膜５上にポリシリコン４を例
えば減圧ＣＶＤ法で膜厚２０ｎｍ程度堆積し、さらにこ
のポリシリコン４に例えば熱拡散法によりＮ型不純物で
あるリンを導入する。
【００２８】さらに、図３（ｄ）に示すようにポリシリ
コン層４を所望の領域にエッチングした後、熱酸化法あ
るいはＣＶＤ法により例えば膜厚２００ｎｍ程度の酸化
膜（ＳｉＯ2 ）３を形成する。次に、図４（ａ）に示す
ように酸化膜３上にポリシリコン２を例えば減圧ＣＶＤ
法で膜厚３０ｎｍ程度堆積し、さらにこのポリシリコン
２に例えば熱拡散法によりＮ型不純物であるリンを導入
した後、さらにポリシリコン２を例えばＣＶＤ法で膜厚
５μｍ程度堆積する。
コン層４を所望の領域にエッチングした後、熱酸化法あ
るいはＣＶＤ法により例えば膜厚２００ｎｍ程度の酸化
膜（ＳｉＯ2 ）３を形成する。次に、図４（ａ）に示す
ように酸化膜３上にポリシリコン２を例えば減圧ＣＶＤ
法で膜厚３０ｎｍ程度堆積し、さらにこのポリシリコン
２に例えば熱拡散法によりＮ型不純物であるリンを導入
した後、さらにポリシリコン２を例えばＣＶＤ法で膜厚
５μｍ程度堆積する。
【００２９】次に、図４（ｂ）に示すように、ポリシリ
コン層２の表面２ａを鏡面研磨して平坦化する。次に、
図４（ｃ）に示すように他のシリコン基板１の鏡面１ａ
と高抵抗シリコン基板２０の平坦化したポリシリコン鏡
面２ａとを直接接合法によって貼り合わせ、２枚の基板
を一体化した基板とする。
コン層２の表面２ａを鏡面研磨して平坦化する。次に、
図４（ｃ）に示すように他のシリコン基板１の鏡面１ａ
と高抵抗シリコン基板２０の平坦化したポリシリコン鏡
面２ａとを直接接合法によって貼り合わせ、２枚の基板
を一体化した基板とする。
【００３０】次に、図５（ａ）に示すように高抵抗基板
２０側をＳＯＩ層になる部分以外の領域２２の酸化膜５
が表面に露出するまで選択研磨する。この選択研磨とは
シリコンのエッチングレートがＳｉＯ2 のエッチングレ
ートに比べ十分速い例えばアミン系研磨液を用いるもの
でＳｉＯ2 をエッチングストッパーとして機能させるこ
とで均一な厚さに制御された薄いシリコン層が形成でき
る研磨方法である。これにより膜厚１５０ｎｍ程度のＳ
ＯＩ層６、７、８、９が形成され、基板内部にはフロー
ティング状態のＮ+ ポリシリコン層４が形成される。
２０側をＳＯＩ層になる部分以外の領域２２の酸化膜５
が表面に露出するまで選択研磨する。この選択研磨とは
シリコンのエッチングレートがＳｉＯ2 のエッチングレ
ートに比べ十分速い例えばアミン系研磨液を用いるもの
でＳｉＯ2 をエッチングストッパーとして機能させるこ
とで均一な厚さに制御された薄いシリコン層が形成でき
る研磨方法である。これにより膜厚１５０ｎｍ程度のＳ
ＯＩ層６、７、８、９が形成され、基板内部にはフロー
ティング状態のＮ+ ポリシリコン層４が形成される。
【００３１】次に、図５（ｂ）に示すようにＳＯＩ層
６、７、８の所望の領域に同時に例えば膜厚１０ｎｍ程
度のゲート酸化膜１２と低抵抗ゲートポリシリコン層１
３を形成し、さらにＳＯＩ層８、９の一部にそれぞれポ
リシリコン層４、２に達する貫通孔２６を例えば反応性
イオンエッチングにより形成する。最後に、ｎチャネル
およびｐチャネルＭＯＳＦＥＴにソース・ドレイン層を
形成し、さらに層間絶縁膜１７を形成した後、所定の部
分を開口し、ＭＯＳＦＥＴのソース、ドレイン、ゲート
用の金属電極、単結晶シリコン層８とポリシリコン層４
とを接続する金属電極１４およびポリシリコン層２の電
位を固定するための金属電極１６を形成し、その後保護
絶縁膜１８を形成する。この最後の工程は、通常のＭＯ
Ｓ−ＩＣプロセスと同様のものである。
６、７、８の所望の領域に同時に例えば膜厚１０ｎｍ程
度のゲート酸化膜１２と低抵抗ゲートポリシリコン層１
３を形成し、さらにＳＯＩ層８、９の一部にそれぞれポ
リシリコン層４、２に達する貫通孔２６を例えば反応性
イオンエッチングにより形成する。最後に、ｎチャネル
およびｐチャネルＭＯＳＦＥＴにソース・ドレイン層を
形成し、さらに層間絶縁膜１７を形成した後、所定の部
分を開口し、ＭＯＳＦＥＴのソース、ドレイン、ゲート
用の金属電極、単結晶シリコン層８とポリシリコン層４
とを接続する金属電極１４およびポリシリコン層２の電
位を固定するための金属電極１６を形成し、その後保護
絶縁膜１８を形成する。この最後の工程は、通常のＭＯ
Ｓ−ＩＣプロセスと同様のものである。
【００３２】上記工程は電荷注入用素子を有しない貼り
合わせＳＯＩ基板を用いた通常の薄膜ＳＯＩ−ＬＳＩの
製造工程と工程数的には全く同じであり、電荷注入用素
子形成のための特別な工程を必要としない。図６は、本
発明の第２実施例による半導体装置の平面構造を示した
もので、特定の回路ブロック単位で１つのフローティン
グ導電体層を配置したものである。この場合、しきい値
電圧のばらつきを補正するのではなく特定の回路ブロッ
ク（図６では回路ブロック３）のしきい値電圧を他のブ
ロックとは別のしきい値電圧にしたいときに有効であ
る。例えば１チップ中に高速動作領域と低速動作領域が
混載されているような場合、高速動作領域のみのしきい
値電圧を低くすることができる。なお、図６において、
回路ブロック１、２についてもそれぞれ独立してしきい
値電圧を設定できるようにしてもよい。
合わせＳＯＩ基板を用いた通常の薄膜ＳＯＩ−ＬＳＩの
製造工程と工程数的には全く同じであり、電荷注入用素
子形成のための特別な工程を必要としない。図６は、本
発明の第２実施例による半導体装置の平面構造を示した
もので、特定の回路ブロック単位で１つのフローティン
グ導電体層を配置したものである。この場合、しきい値
電圧のばらつきを補正するのではなく特定の回路ブロッ
ク（図６では回路ブロック３）のしきい値電圧を他のブ
ロックとは別のしきい値電圧にしたいときに有効であ
る。例えば１チップ中に高速動作領域と低速動作領域が
混載されているような場合、高速動作領域のみのしきい
値電圧を低くすることができる。なお、図６において、
回路ブロック１、２についてもそれぞれ独立してしきい
値電圧を設定できるようにしてもよい。
【００３３】図７は、本発明の第３実施例による半導体
装置の平面構造を示したもので、フローティング導電体
層４ａ、４ｂを、複数のｎチャネルトランジスタの下部
２７と、複数のｐチャネルトランジスタの下部２８に独
立に配置している。また、フローティング導電体層４
ａ、４ｂにそれぞれ電荷を注入する電荷注入素子２４
ａ、２４ｂが形成されている。
装置の平面構造を示したもので、フローティング導電体
層４ａ、４ｂを、複数のｎチャネルトランジスタの下部
２７と、複数のｐチャネルトランジスタの下部２８に独
立に配置している。また、フローティング導電体層４
ａ、４ｂにそれぞれ電荷を注入する電荷注入素子２４
ａ、２４ｂが形成されている。
【００３４】第１実施例では、ｎチャネルトランジスタ
とｐチャネルトランジスタは同じ方向（しきい値電圧が
ともに大きくなる方かまたはともに小さくなる方）に同
じ量しか変化させることができないが、本実施例ではｎ
チャネルトランジスタとｐチャネルトランジスタのしき
い値電圧を逆の方向に独立して変化させることができ
る。
とｐチャネルトランジスタは同じ方向（しきい値電圧が
ともに大きくなる方かまたはともに小さくなる方）に同
じ量しか変化させることができないが、本実施例ではｎ
チャネルトランジスタとｐチャネルトランジスタのしき
い値電圧を逆の方向に独立して変化させることができ
る。
【００３５】なお、上記第２、第３実施例において、フ
ローティング導電体層４（４ａ、４ｂ）の下部に位置す
る半導体基板２の電位を固定する電極１６の構成等につ
いては、第１実施例に示すものと同一である。また、上
記種々の実施例において、フローティング導電体層を主
要回路領域における複数のＭＯＳＦＥＴに対し全面に形
成するものを示したが、それらのＭＯＳＦＥＴのチャネ
ル領域に対してのみとし、網目状にフローティング導電
体層を形成するようにしてもよい。
ローティング導電体層４（４ａ、４ｂ）の下部に位置す
る半導体基板２の電位を固定する電極１６の構成等につ
いては、第１実施例に示すものと同一である。また、上
記種々の実施例において、フローティング導電体層を主
要回路領域における複数のＭＯＳＦＥＴに対し全面に形
成するものを示したが、それらのＭＯＳＦＥＴのチャネ
ル領域に対してのみとし、網目状にフローティング導電
体層を形成するようにしてもよい。
【図１】本発明の第１実施例における半導体装置の断面
構造図である。
構造図である。
【図２】第１実施例における半導体装置の平面構造図で
ある。
ある。
【図３】本発明の第１実施例における半導体装置の各製
造工程毎の要部断面図である。
造工程毎の要部断面図である。
【図４】図３に示す工程に続く工程の要部断面部であ
る。
る。
【図５】図４に示す工程に続く工程の要部断面部であ
る。
る。
【図６】第２の実施例における半導体装置の平面構造図
である。
である。
【図７】第３の実施例における半導体装置の断面構造図
である。
である。
１…単結晶シリコン基板、２、４…ポリシリコン層、３
…酸化膜、５…ＳｉＯ2 層、６〜９…単結晶シリコン
層、１０…ｎチャネルＭＯＳＦＥＴ、１１…ｐチャネル
ＭＯＳＦＥＴ、１２…ゲート酸化膜、１３…ゲートポリ
シリコン層、１４〜１６…金属電極。
…酸化膜、５…ＳｉＯ2 層、６〜９…単結晶シリコン
層、１０…ｎチャネルＭＯＳＦＥＴ、１１…ｐチャネル
ＭＯＳＦＥＴ、１２…ゲート酸化膜、１３…ゲートポリ
シリコン層、１４〜１６…金属電極。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｅ 27/12 Ｚ 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１７ Ｎ
Claims (8)
- 【請求項１】 半導体基板の表面に絶縁体層を介して複
数の薄膜単結晶半導体層が形成され、前記複数の薄膜単
結晶半導体層のそれぞれにＭＯＳＦＥＴが形成されてい
る半導体装置において、 複数の前記ＭＯＳＦＥＴの少なくともチャネル領域に対
向する位置で前記絶縁体層内に埋設形成されたフローテ
ィング導電体層と、 このフローティング導電体層に電荷を注入する電荷注入
素子と、 前記フローティング導電体層の下部に位置する前記半導
体基板の電位を固定する電極とを備え、 前記電荷注入素子は、前記複数の薄膜単結晶半導体層と
同一平面に形成された薄膜単結晶半導体層と、この薄膜
単結晶半導体層上に絶縁膜を介して形成された電極層に
て構成され、 前記電荷注入素子の薄膜単結晶半導体層と前記フローテ
ィング導電体層が金属層で接続されていることを特徴と
する半導体装置。 - 【請求項２】 前記ＭＯＳＦＥＴが複数形成される回路
領域と、この回路領域の周辺領域に形成され前記ＭＯＳ
ＦＥＴと電気接続されるボンディングパッドが形成され
るボンディングパッド領域を有し、前記電荷注入素子は
前記ボンディングパッド領域に形成されていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記フローティング導電体層は前記回路
領域を含み前記ボンディングパッド下部を除く領域に埋
設されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項４】 半導体基板の表面に絶縁体層を介して複
数の薄膜単結晶半導体層が形成され、前記複数の薄膜単
結晶半導体層のそれぞれにＭＯＳＦＥＴが形成されてい
る半導体装置において、 前記それぞれのＭＯＳＦＥＴは、複数のＭＯＳＦＥＴか
ら構成される複数の回路ブロックに分割されており、 その内の特定の回路ブロックにおける複数のＭＯＳＦＥ
Ｔの少なくともチャネル領域に対向する位置で前記絶縁
体層内に埋設形成されたフローティング導電体層と、 このフローティング導電体層に電荷を注入する電荷注入
素子と、 前記フローティング導電体層の下部に位置する半導体基
板の電位を固定する電極とを備えたことを特徴とする半
導体装置。 - 【請求項５】 半導体基板の表面に絶縁体層を介して複
数の薄膜単結晶半導体層が形成され、前記複数の薄膜単
結晶半導体層のそれぞれにＭＯＳＦＥＴが形成されてい
る半導体装置において、 複数の前記ＭＯＳＦＥＴは、複数のｎチャネルトランジ
スタと複数のｐチャネルトランジスタで構成されてお
り、 前記複数のｎチャネルトランジスタの少なくともチャネ
ル領域に対向する位置で前記絶縁体層内に埋設形成され
た第１のフローティング導電体層と、 この第１のフローティング導電体層に電荷を注入する第
１の電荷注入素子と、 前記複数のｐチャネルトランジスタの少なくともチャネ
ル領域に対向する位置で前記絶縁体層内に埋設形成され
た第２のフローティング導電体層と、 この第２のフローティング導電体層に電荷を注入する第
２の電荷注入素子と、 前記第１、第２のフローティング導電体層の下部に位置
する半導体基板の電位を固定する電極とを備えたことを
特徴とする半導体装置。 - 【請求項６】 半導体基板の表面にフローティング導電
層を埋設した絶縁体層を形成するとともに、この絶縁体
層上に複数の薄膜単結晶半導体層を形成する工程と、 前記複数の薄膜単結晶半導体層のうちＭＯＳＦＥＴを形
成する薄膜単結晶半導体層に対してゲート酸化膜および
ゲート電極を形成するとともに、前記複数の薄膜単結晶
半導体層のうち前記フローティング導電層と電気接続さ
れる特定の薄膜単結晶半導体層に対してもゲート酸化膜
およびゲート電極を同時に形成する工程と、 前記ＭＯＳＦＥＴを形成する薄膜単結晶半導体層に対し
てソース、ドレイン層を形成する工程と、 前記特定の薄膜単結晶半導体層に対して形成されたゲー
ト電極に金属電極を形成するとともに、前記フローティ
ング導電体層の下部に位置する前記半導体基板の電位を
固定する金属電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項７】 第１の半導体基板の表面に複数の薄膜単
結晶半導体層を形成する予定領域を形成する工程と、 この後、前記第１の半導体基板の表面に第１の絶縁膜を
形成する工程と、 この第１の絶縁膜の上にフローティング導電層を形成す
る工程と、 このフローティング導電層の上に第２の絶縁膜を形成し
た後、その上に第２の半導体基板を形成する工程と、 前記第１の半導体基板を裏面側から研磨し、前記予定領
域に複数の薄膜単結晶半導体層を形成する工程と、 複数の薄膜単結晶半導体層にゲート酸化膜およびゲート
電極を形成する工程と、 前記第１の絶縁膜の所定部分において前記フローティン
グ導電層に至るまでの貫通孔を形成する工程と、 前記ＭＯＳＦＥＴを形成する薄膜単結晶半導体層に対し
てソース、ドレイン層を形成して複数のＭＯＳＦＥＴを
形成するとともに、前記ゲート酸化膜およびゲート電極
が形成された複数の薄膜単結晶半導体層のうちの特定の
薄膜単結晶半導体層と前記フローティング導電層を前記
貫通孔を介して電気接続する金属層を形成し、さらに前
記第２の半導体基板の電位を固定する電極を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記ソース、ドレイン層を形成した後、
層間絶縁膜を形成してこの層間絶縁膜の所定部分を開口
し、前記ソース、ドレイン層と電気接続する金属層およ
び前記特定の薄膜単結晶半導体層と前記フローティング
導電層を前記貫通孔を介して電気接続する金属層を形成
する工程を有することを特徴とする請求項７に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303566A JPH08162642A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303566A JPH08162642A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162642A true JPH08162642A (ja) | 1996-06-21 |
Family
ID=17922554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6303566A Pending JPH08162642A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2309825A (en) * | 1995-12-30 | 1997-08-06 | Hyundai Electronics Ind | SOI semiconductor device and method of fabricating the same |
| JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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1994
- 1994-12-07 JP JP6303566A patent/JPH08162642A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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