JPH05183166A - Ｓｏｉ型半導装置および製造方法 - Google Patents

Abstract

(57)【要約】 電子出願以前の出願であるので 要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】 ［概要］ いわゆるＳＯＩ型構造の半導体層に電界効果型 トランジスタを形成したＳＯＩ型半導体装置とそ の製造方法に関し、 チャネル長を短くしてもパンチスルーが生じに くいＳＯＩ型半導体装置を提供することを目的と し、 支持基板上に絶縁膜を介して半導体層を配し、 半導体層内に高不純物濃度のソース領域、ドレイ ン領域を形成したＳＯＩ型半導体装置において、 支持基板の表面が導電性であり、ソース領域の下 面から支持基板表面層までの距離がドレイン領域 の下面から支持基板表面層までの距離と比べて実 質的に小さくされているように構成する。

［産業上の利用分野］ 本発明は、半導体装置とその製造方法に関し、 特にいわゆるＳＯＩ型構造の半導体層に電界効果 型トランジスタを形成したＳＯＩ型半導体装置と その製造方法に関する。

［従来の技術］ 近年、半導体集積回路の集積度の向上と共にＭ ＯＳトランジスタ等の電界効果型トランジスタの 微細化が進んでいる。バルクのシリコン基板に形 成したＭＯＳトランジスタの微細化に関しては、 いわゆる短チヤネル効果等により種々の制限が生 じている。

これらの制限を解決できる新たな方向として、 酸化膜を挾んで２枚のシリコン基板を高温で貼り 合わせ、一方のシリコン基板を薄くして活性層を 作ったＳＯＩ型半導体装置が注目されている。

第５図に、従来技術によるＳＯＩ型ＭＯＳトラ ンジスタの構造を示す。

支持基板の機能を有するシリコンウエハ５１の 上に、厚さ約１μｍの酸化膜５２を挾んで、活性 層となる低不純物濃度シリコン層５３が形成され ている。シリコン層５３は、たとえばｐ⁻型半導 体層であり、その中にｎ^＋型ソース領域５６、 ｎ^＋型ドレイン領域５７が形成される。ソース領 域５６とドレイン領域５７に挾まれる半導体層５ ３の部分がチャネル領域５５となる。このチャネ ル領域５５上に、ゲート電極５８が配置され、電 界効果型トランジスタを構成する。ＭＯＳトラン ジスタの場合は、チャネル領域５５とゲート電極 ５８との間には、ゲート酸化膜５９が形成される。

このようなＳＯＩ型半導体装置においては、半 導体層５３の厚さは任意に選択することができる。

半導体層５３を薄くすることにより、バルク半導 体装置の場合に避けにくかった短チャネル効果を 効果的に防止することが期待される。

［発明が解決しようとする課題］ しかしながら、近年の電界効果型トランジスタ においては、短チャネル化が進み、ソース領域と ドレイン領域との間の距離は、たとえば０．２μ ｍ程度となる。このようにソース領域とドレイン 領域とが接近すると、ＳＯＩ型構造においても、 チャネル領域５５下部の部分の電位分布は、ゲー ト電極５８のみによっては十分制御することがで きなくなる。このため、ドレイン領域５７にある 程度以上の電圧を印加すると、チャネル５５深部 において、パンチスルーが生じてしまう。

本発明の目的は、チャネル長を短くしてもパン チスルーが生じにくいＳＯＩ型半導体装置を提供 することである。

［課題を解決するための手段］ 本発明のＳＯＩ型半導体装置は、支持基板上に 絶縁膜を介して半導体層を配し、半導体層内に高 不純物濃度のソース領域、ドレイン領域を形成し たＳＯＩ型半導体装置において、支持基板の表面 が導電性であり、ソース領域の下面から支持基板 表面層までの距離がドレイン領域の下面から支持 基板表面層までの距離と比べて実質的に小さくさ れている。

［作用］ 支持基板の表面が導電性であるＳＯＩ型構造に おいて、ドレイン領域の下面から支持基板表面ま での距離はドレイン領域の寄生容量が十分小さく なり、ＳＯＩ型構造の利点を発揮するように選ば れる。一方、ソース領域下部においては、ソース 領域下面から支持基板表面までの距離が十分小さ くされており、ソース領域近傍のチャネル領域の 電位が保持される。

このため、ソース領域前面の電位障壁が保持さ れ、パンチスルーが防止される。

［実施例］ 第１図に、本発明の実施例によるＳＯＩ型半導 体装置を示す。

シリコン基板１の上に、ドープした多結晶シリ コン層４が形成され、その表面上に酸化シリコン 等の絶縁膜３が形成されている。多結晶シリコン 層４は、厚さ分布を有する。絶縁膜３の上に、活 性層となるシリコン層２が配置され、その表面部 分にソース領域８、ドレイン領域９が形成されて いる。たとえば、シリコン層２はｐ⁻型領域で形 成され、ソース領域８、ドレイン領域９はｎ^＋型 領域で形成される。ソース領域８とドレイン領域 ９に挾まれたチャネル領域７の上に、ゲート酸化 膜１０が形成され、その上にゲート電極１３が形 成される。また、ソース領域８、ドレイン領域９ には、それぞれソース電極１１、ドレイン電極１ ２がコンタクトされる。

ドレイン領域９のある部分において、半導体層 ２は十分な厚さを有し、ドレイン領域９周囲に空 乏層が拡がり、半導体層２の厚さ全部を占有した 時、ドレイン領域９に付随する寄生容量が十分小 さくなるようにされる。ソース領域８近傍におい ては、半導体層２の厚さはドレイン近傍と比べ、 少なくとも１／３以下に薄くされている。好まし くはこの領域における半導体層２の厚さは１００ ０Å以下である。

この構造において、チャネル領域７のソース領 域側は厚さが薄く、上面でゲート電極１３によっ て制限され、下面では多結晶シリコン層４によっ て電位制御されている。このため、ドレイン領域 ９に高い電圧が印加され、ドレイン領域側から空 乏層が延びても、ソース領域８近傍においては電 位障壁が保持される。

なお、上述の実施例において、酸化膜等で形成 される絶縁膜３の厚さは、たとえば１０００Åで ある。また、このような構造は、シリコン基板１ と表面に絶縁膜３、多結晶シリコン層４を形成し た他のシリコン基板２を接着面５で貼り合わせる ことによって形成することができる。なお、貼り 合わせ後、他方のシリコン基板２を研磨して所定 の厚さまで薄くし、半導体デバイス構造を作成す る。

第２図に、本発明の第２の実施例によるＳＯＩ 型半導体装置を示す。

シリコン基板１の上に、厚さ分布を有する多結 晶シリコン層４を形成され、その上に酸化膜等か ら形成される絶縁膜３が配置され、その表面は平 坦にされている。すなわち、多結晶シリコン層４ と絶縁膜３とは相補型厚さ分布を有する。絶縁膜 ３の表面には、シリコン層２が配置されている。

シリコン層２は、たとえばｐ⁻型領域で形成され、 その内部にｎ^＋型領域であるソース領域８、ドレ イン領域９が形成されている。シリコン層２表面 にはゲート酸化膜１０が形成され、その上にゲー ト電極１３が配置されて、その下のチャネル領域 ７を制御する。

１構造例において、ソース領域８、９の間の距 離は、たとえば０．２μｍ以下にされる。また、 シリコン層２の厚さは約０．１μｍである。ゲー ト酸化膜１０は、たとえば２００〜３００Åの厚 さを持つ。ソース領域８近傍の絶縁膜３の厚さは、 ゲート酸化膜１０とほぼ同等の厚さである２００ 〜３００Åである。

このような構成とすると、チャネル領域７のソ ース領域近傍部分においては、上側からゲート電 極１３による制御がなされ、下側から多結晶シリ コン層４による制御がなされる。

本実施例においては、絶縁膜３が厚さ分布を有 し、ドレイン領域の下で厚くされているため、第 １図の実施例と比べ、さらにドレイン領域の寄生 容量を小さくすることができる。

第３図は、本発明の他の実施例によるＳＯＩ型 半導体装置の構造を示す。

本実施例においては、シリコン基板１、多結晶 シリコン層４、絶縁膜３の構造は、第２図の実施 例同様である。絶縁膜３上にシリコン層２が形成 され、そのチャネル領域となる部分が掘下げられ ている。この掘下げられた領域に、ゲート酸化膜 １０を形成し、その上にゲート電極１３を形成し ている。ソース領域８、ドレイン領域９は、厚さ の増大した領域に形成されている。

本実施例においては、シリコン層２は、チャネ ル領域近傍においてのみ薄くされている。このた め、シリコン層２全体としては比較的緩やかな精 度で製作し、チャネル領域のみをぎりぎりまで薄 くすることにより、製造工程上の条件を緩和でき る。また、全体を薄くした時、ソース領域、ドレ イン領域の抵抗が高くなりやすいことを防止する ことができる。

以上いくつかの実施例を説明したが、活性層と なる半導体装置の下部に絶縁膜を設け、その下に 導電性の表面を有する支持基板を配置し、支持基 板表面に凹凸を形成する点は同様である。導電性 表面を形成するのに多結晶シリコン層を用いる場 合を説明したが、その他タングステン、チタン、 タンタル等の高融点金属を用いることもできる。

このような高融点金属を用いた場合も、シリコン 基板との貼り合わせは可能である。ドレイン領域 に付随する寄生容量は、高不純物濃度のドレイン 領域表面と、支持基板の導電性表面との間の距離 によって支配される。ソース領域と比べ、ドレイ ン領域に対してこの距離を大きくすることが重要 である。この間の領域に低不純物濃度の半導体領 域が配置される時は、その低不純物濃度の半導体 領域は完全に空乏化して用いる必要がある。

また、シリコンの代わりに他の半導体、絶縁膜 として酸化膜の代わりに他の絶縁材料を用いるこ ともできる。

以上説明したような、ＳＯＩ型半導体装置の製 造方法を、第２図の構造を例にとって説明する。

第４図（Ａ）〜（Ｅ）は、本発明の実施例によ るＳＯＩ型半導体装置の製造方法を説明するため の断面図である。

第４図（Ａ）に示すように、第１のシリコン基 板２０の表面に、たとえば厚さ約１μｍの酸化膜 ２１を形成する。この酸化膜は、たとえば熱酸化 によって形成することができるが、他の方法、た とえばＣＶＤ等によって形成してもよい。

次に、第４図（Ｂ）に示すように、この酸化膜 ２１の上に、レジスト等のマスクを形成し、酸化 膜を選択的にエッチして、厚い部分２１ａと薄い 部分２１ｂとを形成する。なお、エッチのみによ って厚い部分と薄い部分を作る代わりに、厚い酸 化膜２１を一旦全厚さエッチングし、その後薄い 酸化膜を形成してもよい。

次に、第４図（Ｃ）に示すように、厚さ分布を 形成した酸化膜２１の表面上に、多結晶シリコン 層２３を形成する。この多結晶シリコン層は、ド ープした多結晶シリコンを堆積するか、多結晶シ リコン層を形成した後、不純物を添加して導電性 を与える。堆積膜は下地表面の凹凸を継承した凹 凸を有する。

多結晶シリコン層を堆積した後、第４図（Ｄ） に示すように、表面から多結晶シリコン層２３を 研磨し、平坦な表面を形成する。

このように、表面に酸化膜２１と多結晶シリコ ン層２３を形成した第１のシリコン基板と、裸の 表面を有する第２のシリコン基板２５とを、第４ 図（Ｅ）に示すように、重ね合わせ、高温で貼り 合わせる。第２のシリコン基板２５は、導電性で あっても非導電性であってもよい。

その後、第４図（Ｅ）の下側に配置された第１ のシリコン基板２０を、下側から研磨して所定の 厚さまで薄くする。その後、この薄くしたシリコ ン層２０にデバイス構造を形成すれば、第２図に 示すような半導体装置が作成できる。

なお、絶縁膜２１の厚さ分布の位置合わせのた めには、第４図（Ｅ）に破線で示すようなマーカ ーを形成しておくことが好ましい。このようなマ ーカーは、空洞、金属埋め込み等によって形成す ることができる。第１のシリコン基板２０を下側 から研磨していき、このマーカーが露出した時に 厚さおよびその平面内の位置を確認することがで きる。

以上実施例に沿って本発明を説明したが、本発 明はこれらに制限されるものではない。たとえば、 種々の変更、改良、組み合わせ等が可能なことは 当業者に自明であろう。

［発明の効果］ 以上説明したように、本発明によれば、ＳＯＩ 型構造の利点を保持しつつ、パンチスルーを防止 したＳＯＩ型半導体装置を提供することができる。

短チャネル化を実施してもパンチスルーを防止 できるため、高速化が容易である。

短チャネル構造が実現しやすいので、高集積度 の半導体装置を形成できる。

【図面の簡単な説明】

第１図は、本発明の実施例によるＳＯＩ型半導 体装置を示す断面図、 第２図、第３図は、本発明の他の実施例による ＳＯＩ型半導体装置を示す断面図、 第４図（Ａ）〜（Ｅ）は、第２図に示すＳＯＩ 型半導体装置を製造する製造方法を説明するため の断面図、 第５図は、従来の技術によるＳＯＩ型半導体装 置の構造例を示す断面図である。 図において、 １ シリコン基板 ２ シリコン層 ３ 絶縁膜 ４ 多結晶シリコン層 ５ 接着面 ７ チャネル領域 ８ ソース領域 ９ ドレイン領域 １０ ゲート絶縁膜 １１ ソース電極 １２ ドレイン電極 １３ ゲート電極 ２０ 第１のシリコン基板 ２１ 酸化膜 ２３ 多結晶シリコン層 ２５ 第２のシリコン基板

Claims (3)

【特許請求の範囲】
1. 【請求項１】 支持基板（１、４）上に絶縁膜（３）を
   介し て半導体層（２）を配し、半導体層（２）内に 高不純物濃度のソース領域（１１）、ドレイン 領域（１２）を形成したＳＯＩ型半導体装置に おいて、 支持基板（１、４）の表面が導電性であり、 ソース領域（１１）の下面から支持基板表面 層（４）までの距離がドレイン領域（１２）の 下面から支持基板表面層（４）までの距離と比 べて実質的に小さくされている ＳＯＩ型半導体装置。
2. 【請求項２】 請求項１記載のＳＯＩ型半導体装置であ
   って、 前記半導体層（２）ないし絶縁膜（３）がソー ス領域部分でドレイン領域部分より実質的に薄 い厚さ分布を有し、前記支持基板（１、４）は 平坦な表面を有する半導体基板１上に厚さ分布 のある導体層（４）を貼り合わせたものである ＳＯＩ型半導体装置。
3. 【請求項３】 第１の半導体基板（２０）の表面に厚さ
   分布 のある絶縁膜（２１）を形成する工程と、 前記絶縁膜上に導体層（２３）を堆積する工 程と、 前記導体層（２３）の表面を研磨して平坦に する工程と、 前記第１の半導体基板（２０）の導体層側表 面を第２の半導体基板（２５）と貼り合わせる 工程と、 前記第１の半導体基板（２０）を導体層の逆 側から研磨して所定の厚さの半導体層にする工 程と、 前記半導体層の絶縁膜の薄い部分上にソース 領域を、絶縁膜の厚い部分上にドレイン領域を 形成する工程と を含むＳＯＩ型半導体装置の製造方法。