JP2860089B2 - 高耐圧半導体素子 - Google Patents

高耐圧半導体素子

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JP2860089B2
JP2860089B2 JP9012727A JP1272797A JP2860089B2 JP 2860089 B2 JP2860089 B2 JP 2860089B2 JP 9012727 A JP9012727 A JP 9012727A JP 1272797 A JP1272797 A JP 1272797A JP 2860089 B2 JP2860089 B2 JP 2860089B2
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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は高耐圧半導体素子に
関する。 【0002】 【従来の技術】高耐圧半導体素子を分離する有力な方法
として、誘電体分離が良く知られている。図6は、その
様な誘電体分離を施した従来の高耐圧ダイオードの例で
ある。図中、71はp+ 型シリコン基板であり、このp
+ 型シリコン基板とp- 型シリコン基板とを直接接着技
術によって接着した基板ウェハを用いている。また、7
3は接着界面であり、72はこの接着界面部の埋め込み
酸化膜である。 【0003】この接着基板ウェハのp- 型シリコン基板
側を接着界面73に達する深さにエッチングして溝を掘
ることにより島状p- 型シリコン層74を形成し、溝の
側面に酸化膜75を形成して、この溝内に多結晶シリコ
ン層76を埋め込む。 【0004】こうして酸化膜72、75により他の領域
から分離された島状p- 型シリコン層74の中央部の表
面にn+ 型層78、さらにその周辺にはn- 型層79が
形成され、n+ 型層78にはカソード電極が設けられて
いる。 【0005】島状p- 型シリコン層74の周辺部の表面
には、アノード電極を取り出すためのp+ 型層80が形
成され、このp+ 型層80にアノード電極が設けられて
いる。また、大電流を流せるようにするために、島状p
- シリコン層74の周囲を取り囲むように、酸化膜7
2、75に沿ってp+ 型層77が設けられて、高耐圧ダ
イオードが構成されている。 【0006】この高耐圧ダイオードのアノード・カソー
ド間に逆バイアスを印加した時、空乏層がn+ 型層78
から島状p- 型層74に伸びる。空乏層の先端がp+
層77に達するまで逆バイアスを大きくするとパンチス
ルーを生じる。したがって、この高耐圧ダイオードの耐
圧を十分に高いものとするためには、n+ 型層78とp
+ 型層77間の距離dを十分大きくとることが必要であ
る。 【0007】具体的には、例えば、600Vの耐圧を得
るためには、およそd=45μmが必要である。このよ
うにp- 型層74の厚みを大きくすると、素子分離のた
めの溝もそれだけ深くすることが必要になり、特に横方
向の誘電体分離を行なうことが困難になる。 【0008】図7は、図6の構造においてp+ 型層77
を省略したものである。 【0009】このようにすると電流容量は小さくなる
が、耐圧は図6の構造と比較すると高くなる。しかし、
この構造でもp- 型層74の厚みが十分大きくなければ
やはり十分な高耐圧は得られない。 【0010】その理由は以下の通りである。アノード・
カソード間に逆バイアスが印加されて空乏層がp- 型層
74の底部の酸化膜72に達すると、それ以上空乏層は
伸びられない。 【0011】基板71は通常0Vであるから、アノード
・カソード間電圧はp- 型層74に生じた空乏層と酸化
膜72とにかかるが、分担される電圧の比はシリコンと
酸化膜との容量の比によって決まる。ここで容量はシリ
コンと酸化膜との誘電率の比に依存するため、酸化膜7
2内の電界はp- 型層74にかかる電界の3倍程度とな
る。このため高い電圧を酸化膜72に分担させることは
難しい。したがって、p- 型層74の厚みは十分に大き
い必要がある。 【0012】 【発明が解決しようとする課題】上述のように、従来の
高耐圧半導体素子では高抵抗半導体層に伸びる空乏層と
酸化膜とで分担される電圧の比がシリコンと酸化膜との
誘電率の比に依存するため、高い電圧を酸化膜に分担さ
せることが難しく、十分な高耐圧化を図るためには空乏
層が伸びる高抵抗半導体層を十分に厚くする必要があっ
た。しかし、高抵抗半導体層を厚くすると今度は横方向
の素子分離が難しくなるという問題があった。 【0013】本発明は上記の問題を解決するためになさ
れたものであり、その目的とするところは、誘電率の比
に依存することなく絶縁膜に高い電圧を分担させること
ができ、その結果、素子部の厚みを薄くすることができ
る高耐圧半導体素子を提供することにある。 【0014】 【課題を解決するための手段】 [構成] 上記の目的を達成するために本発明は請求項1の発明と
して、第1の半導体層と、この第1の半導体層上に形成
された第1の絶縁膜と、この第1の絶縁膜上に形成され
た半絶縁性多結晶シリコン膜と、この半絶縁性多結晶シ
リコン膜上に形成され、前記第1の絶縁膜および前記半
絶縁性多結晶シリコン膜を介して前記第1の半導体層と
直接接着された第2の半導体層と、この第2の半導体層
の表面に形成された第1導電型で高不純物濃度の第3の
半導体層と、この第3の半導体層に設けられた第1の主
電極と、前記第2の半導体層の表面に前記第3の半導体
層とは離れて形成された第2導電型で高不純物濃度の第
4の半導体層と、この第4の半導体層に設けられた第2
の主電極と、前記第2の半導体層に形成された前記半絶
縁性多結晶シリコン膜に達する溝の側壁に形成され、前
記第1の絶縁膜とともに前記第2の半導体層を前記第3
の半導体層および前記第4の半導体層を含む部分と含ま
ない部分とに分離する第2の絶縁膜と、前記溝内に埋め
込まれた多結晶シリコン層とを具備し、前記第1の主電
極および前記第2の主電極に逆バイアスを印加した際
に、前記半絶縁性多結晶シリコン膜にリーク電流が流
れ、このリーク電流に対応した量の電荷が前記第1の半
導体層・前記第1の絶縁膜・前記半絶縁性多結晶シリコ
ン膜によって構成されるキャパシタに蓄積されることに
より、前記第1の絶縁膜が印加電圧を分担することを特
徴とする高耐圧半導体素子を提供する。 【0015】[作用] 本発明では、第1の主電極、第2の主電極に逆バイアス
を印加した際に、半絶縁性多結晶シリコン膜にリーク電
流が流れ、このリーク電流に対応した量の電荷が第1の
半導体層・第1の絶縁膜・半絶縁性多結晶シリコン膜に
よって構成されるキャパシタに蓄積されることにより、
前記第1の絶縁膜が印加電圧を分担する。このため、第
2の半導体層と第1の絶縁膜との誘電率に依存して第1
の絶縁膜にかかる電圧が決まる、半絶縁性多結晶シリコ
ン膜を設けない従来の構造と比較して、より大きな電圧
を第1の絶縁膜に分担させることができる。 【0016】したがって、第2の半導体層にかかる電圧
を従来の構造よりも低くすることができ、このため、従
来と同程度の耐圧の場合には素子が形成される第2の半
導体層が薄くなり、横方向の素子分離を容易に行なえる
ようになる。また第2の半導体層が従来と同程度の厚さ
の場合には、耐圧が向上する。 【0017】 【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。 【0018】(第1の実施の形態) 図1は本発明の第1の実施の形態に係るSOI(Sil
icon On Insulator)基板を示す断面
図である。 【0019】図中、1は第1の半導体層としての単結晶
シリコン基板を示しており、このシリコン基板1上には
第1の絶縁膜としての埋め込み酸化膜2を介して半絶縁
性多結晶シリコン(SIPOS)膜3が設けられてい
る。このSIPOS膜3は、例えば1×108 Ω・cm
以上の高抵抗となっている。SIPOS膜3上には高耐
圧半導体素子が形成される領域となる単結晶シリコンを
用いた高抵抗シリコン層4が設けられている。 【0020】ここで、このSOI基板の高抵抗シリコン
層4の表面に電極を設けて横方向に電圧を印加すると仮
定する。すると、SIPOS膜3の横方向に、高電位側
から低電位側に向かって電位勾配が形成され、この電位
勾配に沿って微少なリーク電流が流れる。 【0021】SIPOS膜3にリーク電流が流れると、
リーク電流に対応した量の電荷がSIPOS膜3・酸化
膜2・シリコン基板1とからなるキャパシタに蓄積さ
れ、この蓄積された電荷に対応した電圧が酸化膜2にか
かる。すなわち、SIPOS膜3に流れるリーク電流に
よって、酸化膜2にかかる電圧を決めることができる。 【0022】このように、酸化膜2にかかる電圧はSI
POS膜3に流れるリーク電流によって決めることがで
きる。このため、シリコンと酸化膜との誘電率に依存し
て酸化膜にかかる電圧が決まる、SIPOS膜を設けな
い従来の構造と比較して、より大きな電圧を酸化膜2に
分担させることができる。 【0023】したがって、高抵抗シリコン層4にかかる
電圧を従来の構造よりも低くすることができ、このた
め、従来と同程度の耐圧の場合には素子が形成される高
抵抗シリコン層4が薄くなり、高抵抗シリコン層4の横
方向の誘電体分離が容易になる。また、従来と同程度の
厚さの場合には耐圧が高くなる。 【0024】(第2の実施の形態) 図2は本発明の第2の実施の形態に係る高耐圧ダイオー
ドを示す断面図である。この高耐圧ダイオードは第1の
実施の形態において説明したSOI基板に形成されてい
る。 【0025】図中、11は第1の半導体層としての単結
晶p+ 型シリコン基板を示しており、このp+ 型シリコ
ン基板11上に第1の絶縁膜としての埋め込み酸化膜1
2を介してSIPOS膜13が形成されている。SIP
OS膜13上には、酸化膜12とSIPOS膜13とに
よってp+ 型基板11から分離され、SIPOS膜13
に達する素子分離溝の側壁に形成された第2の絶縁膜と
しての酸化膜14とこの溝の内部に埋め込まれた多結晶
シリコン層16とによって他の素子領域と横方向に誘電
体分離された第2の半導体層としての単結晶島状高抵抗
シリコン層15が形成されている。この高抵抗シリコン
層15は不純物濃度が十分に低いp--型またはn--型層
である。 【0026】高抵抗シリコン層15の中央部の表面に
は、カソード領域である第4の半導体層としての高不純
物濃度n+ 型層17が拡散形成され、n+ 型層17の周
囲を取り囲んでn+ 型層17に接するようにエッジ・ブ
レークダウンを防止するためのn- 型層18が拡散形成
されている。 【0027】高抵抗シリコン層15の周辺部の酸化膜1
4と接する部分の表面には、アノード電極を取り出すた
めの第3の半導体層としての高不純物濃度p+ 型層19
が拡散形成され、p+ 型層19の下部にはp+ 型層19
に接するように酸化膜14に沿ってp+ 型層20が拡散
形成されている。 【0028】高抵抗シリコン層15の底部にはSIPO
S膜13に接して低不純物濃度のp- 型層21が薄く形
成されている。このp- 型層21およびn- 型層18
は、その単位面積当たりの不純物総量が0.1〜3×1
12/cm2 に設定されていることが好ましい。p+
層19には第1の電極としてのアノード電極22が、n
+ 型層17には第2の電極としてのカソード電極23が
それぞれ設けられている。 【0029】この高耐圧ダイオードを製造するにはま
ず、p+ 型シリコン基板11と高抵抗シリコン層15が
形成される高抵抗シリコン基板とを直接接着技術を用い
て貼り合わせる。すなわち、2枚の基板の各接着面を鏡
面研磨し、その研磨した接着面同士を清浄な雰囲気下で
密着させ、その後に所定の熱処理を加えることにより2
枚の基板を一体化する。 【0030】その際に、高抵抗シリコン基板の接着面側
には予めp- 型層21を形成しておき、また少なくとも
一方の基板の接着面側には酸化膜12およびSIPOS
膜13を形成しておく。 【0031】次にフォトエッチングにより素子分離溝を
形成することにより島状に分離された高抵抗シリコン層
15を形成する。高抵抗シリコン層15の側面にp+
層20を拡散形成し、また素子分離溝の側壁には酸化膜
14を形成する。そして素子分離溝内に多結晶シリコン
層16を埋め込んだ後、高抵抗シリコン層15の中央部
の表面にn+ 型層17、n- 型層18、周辺部の酸化膜
14と接する部分の表面にp+ 型層19をそれぞれ拡散
形成する。 【0032】その後、n+ 型層17にコンタクトするカ
ソード電極23、p+ 型層19にコンタクトするアノー
ド電極22をそれぞれ形成して、本実施の形態に係る高
耐圧ダイオードが完成する。 【0033】この高耐圧ダイオードのアノード電極22
とカソード電極23との間に逆バイアスを印加すると、
まず素子中央部の表面のn+ 型層17と高抵抗シリコン
層15との間のpn接合から高抵抗シリコン層15内に
縦方向に空乏層が広がる。 【0034】高抵抗シリコン層15の厚みおよびp+
層21の不純物濃度が適当な値に設定されていれば、高
抵抗シリコン層15が完全空乏化しても、その最大電界
がアバランシェ・ブレークダウンを生じる値以下に収ま
り、やがて底部のp- 型層21が空乏化する。 【0035】そしてp- 型層21が空乏化するとアノー
ド電極22の電位がカソード電極23の直下までは伝わ
らなくなる。すなわち、空乏化したp- 型層21に横方
向に電位勾配が生じて、アノード電極22とカソード電
極23との間の電圧が高抵抗シリコン層15の厚み方向
とp- 型層21の横方向とに分担される。 【0036】したがって、第1の実施の形態で説明した
SIPOS膜3を設ける効果に加えてp- 型層21を設
ける効果が加わるため、第1の実施の形態と比較して、
高抵抗シリコン層15にかかる電圧を従来の構造よりも
さらに低くすることができる。このため、従来と同程度
の耐圧の場合には高抵抗シリコン層15がさらに薄くな
り、高抵抗シリコン層15の横方向の誘電体分離が容易
になる。また、従来と同程度の厚さの場合にはさらに耐
圧が高くなる。 【0037】(第3の実施の形態) 図3は本発明の第3の実施の形態に係る高耐圧ダイオー
ドを示す断面図である。この高耐圧ダイオードは、素子
部の導電型が第2の実施の形態の高耐圧ダイオードとは
逆になっている。 【0038】酸化膜12、SIPOS膜13、酸化膜1
4、多結晶シリコン層16により他の素子領域と分離さ
れたn--型またはp--型の高抵抗シリコン層31の中央
部の表面にアノード領域としてのp+ 型層32が形成さ
れ、p+ 型層32の周囲を取り囲んでp+ 型層32に接
するようにp- 型層33が形成されている。 【0039】高抵抗シリコン層31の周辺部の酸化膜1
4と接する部分の表面には、カソード電極を取り出すた
めのn+ 型層34が形成され、n+ 型層34の下部には
+型層34に接するように酸化膜14に沿ってn+
層35が形成されている。高抵抗シリコン層31の底部
にはSIPOS膜13に接してn- 型層38が薄く形成
されている。 【0040】p+ 型層32にはアノード電極37が、n
+ 型層34にはカソード電極36がそれぞれ設けられて
いる。この高耐圧ダイオードも第2の実施の形態と同様
な直接接着技術を用いて製造することができ、第2の実
施の形態と同様な効果を得ることができる。 【0041】なお本発明は上記の実施の形態に限定され
るものではない。例えば、上記の実施の形態では横方向
の素子分離を誘電体分離により行なったが、pn接合分
離により行なっても良い。 【0042】図4、図5に、図3の高耐圧ダイオードに
おける横方向の素子分離をpn接合分離構造とした場合
の断面図を示す。図4は高抵抗シリコン層31がp--
層の場合、図5は高抵抗シリコン層31がn--型層の場
合を示している。 【0043】高抵抗シリコン層31がp--型層の場合に
は図4に示すように、素子の表面からSIPOS膜13
に達する深さにまで形成されたn+ 型層41によって横
方向の素子分離が行なわれる。 【0044】また、高抵抗シリコン層31がn--型層の
場合には図5に示すように、素子間でSIPOS膜13
に達する深さにまで形成されたp+ 型層42が必要であ
る。このp+ 型層42の周囲には高電界がかからないよ
うにするためp- 型層43が形成されている。さらに図
5では素子部に隣接してSIPOS膜13にまで達する
深さにn+ 型層41が形成されているが、このn+ 型層
41は省略することも可能である。 【0045】図2の高耐圧ダイオードについても横方向
の素子分離をpn分離構造とすることができる。その
他、本発明の要旨を逸脱しない範囲で種々変形して実施
することが可能である。 【0046】 【発明の効果】以上説明したように本発明によれば、誘
電率の比に依存することなく絶縁膜に高い電圧を分担さ
せることができ、その結果、素子部の厚みを薄くできる
高耐圧半導体素子を提供することができる。
【図面の簡単な説明】 【図1】 本発明の第1の実施の形態に係るSOI基板
を示す断面図。 【図2】 本発明の第2の実施の形態に係る高耐圧ダイ
オードを示す断面図。 【図3】 本発明の第3の実施の形態に係る高耐圧ダイ
オードを示す断面図。 【図4】 図3の高耐圧ダイオードにおいて横方向の素
子分離をpn接合分離構造とした場合の断面図。 【図5】 図3の高耐圧ダイオードにおいて横方向の素
子分離をpn接合分離とした場合の他の断面図。 【図6】 従来の高耐圧ダオードを示す断面図。 【図7】 従来の他の高耐圧ダイオードを示す断面図。 【符号の説明】 1…シリコン基板 2…酸化膜 3…半絶縁性多結晶シリコン膜 4…高抵抗シリコン層 11…p+ 型シリコン基板 12…酸化膜 13…半絶縁性多結晶シリコン膜 14…酸化膜 15…高抵抗シリコン層 16…多結晶シリコン層 17…n+ 型層 18…n- 型層 19、20…p+ 型層 21…p- 型層 22…アノード電極 23…カソード電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/762 H01L 27/12 H01L 29/861 H01L 29/868

Claims (1)

  1. (57)【特許請求の範囲】 1.第1の半導体層と、 この第1の半導体層上に形成された第1の絶縁膜と、 この第1の絶縁膜上に形成された半絶縁性多結晶シリコ
    ン膜と、 この半絶縁性多結晶シリコン膜上に形成され、前記第1
    の絶縁膜および前記半絶縁性多結晶シリコン膜を介して
    前記第1の半導体層と直接接着された第2の半導体層
    と、 この第2の半導体層の表面に形成された第1導電型で高
    不純物濃度の第3の半導体層と、 この第3の半導体層に設けられた第1の主電極と、 前記第2の半導体層の表面に前記第3の半導体層とは離
    れて形成された第2導電型で高不純物濃度の第4の半導
    体層と、 この第4の半導体層に設けられた第2の主電極と、 前記第2の半導体層に形成された前記半絶縁性多結晶シ
    リコン膜に達する溝の側壁に形成され、前記第1の絶縁
    膜とともに前記第2の半導体層を前記第3の半導体層お
    よび前記第4の半導体層を含む部分と含まない部分とに
    分離する第2の絶縁膜と、 前記溝内に埋め込まれた多結晶シリコン層とを具備し、 前記第1の主電極および前記第2の主電極に逆バイアス
    を印加した際に、前記半絶縁性多結晶シリコン膜にリー
    ク電流が流れ、このリーク電流に対応した量の電荷が前
    記第1の半導体層・前記第1の絶縁膜・前記半絶縁性多
    結晶シリコン膜によって構成されるキャパシタに蓄積さ
    れることにより、前記第1の絶縁膜が印加電圧を分担す
    ることを特徴とする高耐圧半導体素子。
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