JPS61271853A - 半導体装置及びその製法 - Google Patents
半導体装置及びその製法Info
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- JPS61271853A JPS61271853A JP11228285A JP11228285A JPS61271853A JP S61271853 A JPS61271853 A JP S61271853A JP 11228285 A JP11228285 A JP 11228285A JP 11228285 A JP11228285 A JP 11228285A JP S61271853 A JPS61271853 A JP S61271853A
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- film
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- insulating
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳトランジスタ、バイポーラトランジス
タ、抵抗等を集積する半導体装置及びその製法に関し、
特に特徴ある絶縁分離構造を実現することによって、集
積度の向上及び動作速度の向上を可能とした半導体装置
及びその製法に関する。
タ、抵抗等を集積する半導体装置及びその製法に関し、
特に特徴ある絶縁分離構造を実現することによって、集
積度の向上及び動作速度の向上を可能とした半導体装置
及びその製法に関する。
従来、半導体基板上に半導体素子を複数個搭載する場合
には、これらの素子を相互に電気的分離をする必要があ
り、それために、ＰＮ接合分離法や絶縁分離法、或いは
これらを組み合わせたものが採用されていた。
には、これらの素子を相互に電気的分離をする必要があ
り、それために、ＰＮ接合分離法や絶縁分離法、或いは
これらを組み合わせたものが採用されていた。
ＰＮ接合分離法は、安価にできるが、寄生容量が大きい
ため動作速度が遅くなり、しかも実現し得る耐圧の上限
に制限がある等、高性能な半導体装置の製造プロセスと
して必ずしも満足できるものではなかった。
ため動作速度が遅くなり、しかも実現し得る耐圧の上限
に制限がある等、高性能な半導体装置の製造プロセスと
して必ずしも満足できるものではなかった。
一方、絶縁分離法は、動作速度や耐圧については改善さ
れるものの、集積度が低く、また基板全体に変形（反り
等）が生じるという問題があった。
れるものの、集積度が低く、また基板全体に変形（反り
等）が生じるという問題があった。
更に、絶縁分離法と°ＰＮ接合分離法を組み合わせたも
のは、ある程麿の性能向上は認められるが、ＰＮ接合部
分で上記した欠陥が生じ、同様に満足のできる結果は得
られていなかった。
のは、ある程麿の性能向上は認められるが、ＰＮ接合部
分で上記した欠陥が生じ、同様に満足のできる結果は得
られていなかった。
ここで、上記した絶縁分離法について詳述する。
この分離法は、素子を形成する半導体領域（以下、“島
”と称する。）を完全に絶縁膜で分離する完全誘電体分
離プロセスによるものであり、極めて優れた特性が得ら
れるが、その構造に基づく本質的な欠点を有していた。
”と称する。）を完全に絶縁膜で分離する完全誘電体分
離プロセスによるものであり、極めて優れた特性が得ら
れるが、その構造に基づく本質的な欠点を有していた。
第２図は従来の絶縁（誘電体）分離構造の半導体装置の
断面図を示すものである。支持１５体１には通常多結晶
シリコン層と酸化膜の複合構造が採用される。この支持
基体１の中に、島２が複数個設けられ、これらは絶縁膜
３或いは半絶縁膜４若しくはこれらの複合構造膜で相互
に電気的に絶縁されている。島の中に°は、バイポーラ
トランジスタ５、ＭＯＳトランジスタ６等が形成されて
いる。
断面図を示すものである。支持１５体１には通常多結晶
シリコン層と酸化膜の複合構造が採用される。この支持
基体１の中に、島２が複数個設けられ、これらは絶縁膜
３或いは半絶縁膜４若しくはこれらの複合構造膜で相互
に電気的に絶縁されている。島の中に°は、バイポーラ
トランジスタ５、ＭＯＳトランジスタ６等が形成されて
いる。
７はエミッタ、８はベース、９はコレタフ、ｌＯはソー
ス、１１はゲート、１２はドレイン、１３はコンタクト
窓、１４は電極配線である。
ス、１１はゲート、１２はドレイン、１３はコンタクト
窓、１４は電極配線である。
さて、島２は異方性エツチング技術を利用した■溝加工
により形成される。理想的には、第一の主面（基板表面
）１５と第二の主面（基板裏面）１６に平行な面は（１
００）面であり、島２の上面と底面に通じる面、つまり
■溝の斜面は（１１１）面である。ところが、（１１１
）面は、シリコンと酸化膜の界面になると、界面準位密
度が極めて大きくなるので、ＭＯＳ）ランジスタロを形
成する場合に問題点が多かった。
により形成される。理想的には、第一の主面（基板表面
）１５と第二の主面（基板裏面）１６に平行な面は（１
００）面であり、島２の上面と底面に通じる面、つまり
■溝の斜面は（１１１）面である。ところが、（１１１
）面は、シリコンと酸化膜の界面になると、界面準位密
度が極めて大きくなるので、ＭＯＳ）ランジスタロを形
成する場合に問題点が多かった。
この対策として、第２図に示すように、島２の相互間を
分離する絶縁膜を、絶縁膜３と半絶縁性膜４の複合構造
とする方法がある。ところが、このような複合膜は、支
持基体ｌの電位による島２の電位変化（バックゲート効
果）を防ぎ、界面準位密度の影響を小さくできるものの
、以下の問題に対しては効果がなかった。
分離する絶縁膜を、絶縁膜３と半絶縁性膜４の複合構造
とする方法がある。ところが、このような複合膜は、支
持基体ｌの電位による島２の電位変化（バックゲート効
果）を防ぎ、界面準位密度の影響を小さくできるものの
、以下の問題に対しては効果がなかった。
即ち、分離面積の増大による集積度の低下である。即ち
、（１００）面と（１１１）面が５４″の角度をなすた
め、分離面積が広くなるのである。
、（１００）面と（１１１）面が５４″の角度をなすた
め、分離面積が広くなるのである。
分離に必要な幅Ｗは、
Ｗ≧（（ｄｉ／ｊａｎ ４５°） ＋ ｄｏｘ ・ｔａ
ｎ ５４°）×２である。（但し、ｄｉ；島２の深さ、
ｄｏｘ ：絶縁膜３と半絶縁性膜４の膜厚の和である
。）例えば、ＭＯＳトランジスタの搭載を考えると、ｄ
ｉは高々３μｍ 、 ｄｏｘはバックゲート効果との関
係から１μｍ程度に設計することが一般的であるから、
Ｗは約７μｍと大きな値がその下限となり、集積度の向
上を大きく妨げるものとなるのである。
ｎ ５４°）×２である。（但し、ｄｉ；島２の深さ、
ｄｏｘ ：絶縁膜３と半絶縁性膜４の膜厚の和である
。）例えば、ＭＯＳトランジスタの搭載を考えると、ｄ
ｉは高々３μｍ 、 ｄｏｘはバックゲート効果との関
係から１μｍ程度に設計することが一般的であるから、
Ｗは約７μｍと大きな値がその下限となり、集積度の向
上を大きく妨げるものとなるのである。
また、別の問題として、島２として作用すべき部分を残
すように、基板作成初期に凹凸がエツチングにより形成
されるため、その後の高温熱処理によって島２を構成す
る半導体層とそれを囲む絶縁膜３及び半絶縁性膜４の応
力に不均一性が生じて、全体の複合基板に変形をもたら
す問題がある。
すように、基板作成初期に凹凸がエツチングにより形成
されるため、その後の高温熱処理によって島２を構成す
る半導体層とそれを囲む絶縁膜３及び半絶縁性膜４の応
力に不均一性が生じて、全体の複合基板に変形をもたら
す問題がある。
そのため、基板の大口径化が困難となっており、現在実
用に供されている基板の口径は３工ン程度にとどまって
いる。
用に供されている基板の口径は３工ン程度にとどまって
いる。
なお、絶縁膜形成の技術として、別にＳＯＳ技術、イオ
ン注入による技術がある。しかし、ＳＯ３技術は、サフ
ァイヤの上にエピタキシャル成長で形成したシリコン膜
の結晶性が悪い上に、基板のサファイヤからＡｆｆ原子
のオートドーピングが生じ、島と絶縁膜（この場合は基
板）の界面にＰ型の高不純物半導体層が出現し、これが
島内のバイポーラトランジスタやＭＯＳ）ランジスタの
特性を損なう原因となっていた。
ン注入による技術がある。しかし、ＳＯ３技術は、サフ
ァイヤの上にエピタキシャル成長で形成したシリコン膜
の結晶性が悪い上に、基板のサファイヤからＡｆｆ原子
のオートドーピングが生じ、島と絶縁膜（この場合は基
板）の界面にＰ型の高不純物半導体層が出現し、これが
島内のバイポーラトランジスタやＭＯＳ）ランジスタの
特性を損なう原因となっていた。
また、イオン注入で絶縁層を形成する技術は、埋め込ま
れた絶縁層を形成するイオンのドーズ量と絶縁層の膜厚
がほぼ比例することから、大きな膜厚を形成するために
は長時間のドーズを必要とする。よって、実用化されて
いる膜厚は、高々数ｉ 、 ｏｏｏ人であるため、隣接
する島間の絶縁耐圧が不十分であり、その上バツクゲー
ト効果の防止も不十分であることを指摘できる。
れた絶縁層を形成するイオンのドーズ量と絶縁層の膜厚
がほぼ比例することから、大きな膜厚を形成するために
は長時間のドーズを必要とする。よって、実用化されて
いる膜厚は、高々数ｉ 、 ｏｏｏ人であるため、隣接
する島間の絶縁耐圧が不十分であり、その上バツクゲー
ト効果の防止も不十分であることを指摘できる。
本発明は上記した点に濫みて成されたもので、その目的
は、集積度の向上と動作速度の高速化を同時に実現する
ことができ、しかもバンクゲート効果の防止や耐圧も十
分なものとすることかでき、更に変形の発生の恐れもな
く、内蔵させる素子の特性も良好なものとすることがで
きるようにした半導体装置及びその製法を提供すること
である。
は、集積度の向上と動作速度の高速化を同時に実現する
ことができ、しかもバンクゲート効果の防止や耐圧も十
分なものとすることかでき、更に変形の発生の恐れもな
く、内蔵させる素子の特性も良好なものとすることがで
きるようにした半導体装置及びその製法を提供すること
である。
このために本発明では、半導体基板を研磨して得た半導
体層の上面から内方にほぼ垂直に、選択酸化法或いは埋
込絶縁分離法により絶縁分離領域を、反対面の支持基体
との間に形成した絶縁膜又は半絶縁性膜にまで達するよ
うに形成している。
体層の上面から内方にほぼ垂直に、選択酸化法或いは埋
込絶縁分離法により絶縁分離領域を、反対面の支持基体
との間に形成した絶縁膜又は半絶縁性膜にまで達するよ
うに形成している。
以下、本発明の実施例について説明する。第１ａ図〜第
１ｄ図はその一実施例の半導体装置の製法を示す図であ
り、第２図において説明したものと同一の作用を呈する
ものには同一の符号を附した。
１ｄ図はその一実施例の半導体装置の製法を示す図であ
り、第２図において説明したものと同一の作用を呈する
ものには同一の符号を附した。
本実施例では、まず出発基板となる平行度の良好な半導
体基ＦＩｉ１７１を準備し、その上面に半絶縁性膜、半
導電性膜、導電性膜又はこれらの複合膜（以下、断りの
ない限り複合膜と称する。）４１及び絶縁膜３を順次形
成する（第１ａ図）。
体基ＦＩｉ１７１を準備し、その上面に半絶縁性膜、半
導電性膜、導電性膜又はこれらの複合膜（以下、断りの
ない限り複合膜と称する。）４１及び絶縁膜３を順次形
成する（第１ａ図）。
次に、その絶縁膜３の上に支持基体材を堆積して支持基
体ｌを形成する（第１ｂ図）。この支持基体１としては
、多結晶シリコンと酸化膜の複合構造、単結晶シリコン
と酸化膜の複合構造、又はガラス質とこれらの素材の複
合構造が使用される。
体ｌを形成する（第１ｂ図）。この支持基体１としては
、多結晶シリコンと酸化膜の複合構造、単結晶シリコン
と酸化膜の複合構造、又はガラス質とこれらの素材の複
合構造が使用される。
この支持基体１は半導体基板１７１に対して不均一に形
成されるのが一般であり、従って支持基体１とは反対側
の面を基準（第一基準面ｌｏｔ、）として、支持基体ｌ
自体を均一な所定の厚さに研磨加工する（第二基準面１
０２の形成）。
成されるのが一般であり、従って支持基体１とは反対側
の面を基準（第一基準面ｌｏｔ、）として、支持基体ｌ
自体を均一な所定の厚さに研磨加工する（第二基準面１
０２の形成）。
これによって、支持基体１は堆積厚さの不均一性が排除
され、研磨法のもつ誤差のみを有することとなる。この
場合、エツチング法も併用することができることは勿論
である。研磨法のみを用いた場合、例えば、φ４＃基板
内で±０．５μｍ以下の平坦度であった。
され、研磨法のもつ誤差のみを有することとなる。この
場合、エツチング法も併用することができることは勿論
である。研磨法のみを用いた場合、例えば、φ４＃基板
内で±０．５μｍ以下の平坦度であった。
次に、支持基体ｌに得た第二基準面１０２を基準にして
半導体基板１７１を研磨し、均一厚さの半導体層１７を
得る。このとき、１０μｍ以上の厚さの領域までは赤外
光切断法を応用し、またそれ以下の厚さ領域は可視光の
干渉でそれぞれ測定でき、全体を高精度で加工すること
が可能となった。
半導体基板１７１を研磨し、均一厚さの半導体層１７を
得る。このとき、１０μｍ以上の厚さの領域までは赤外
光切断法を応用し、またそれ以下の厚さ領域は可視光の
干渉でそれぞれ測定でき、全体を高精度で加工すること
が可能となった。
例えば、φ４″基板内で、半導体層１７の厚さは最大２
．９μｍ〜最小１．１μｍであり、２±１μｍ以内の加
工が容易にできた。後述する絶縁分離領域１８の形成法
にもよるが、半導体層１７を絶縁分離できる厚さは、３
〜４μｍ以下であるので、この厚さまで半導体層１７を
加工する（第１Ｃ図）。
．９μｍ〜最小１．１μｍであり、２±１μｍ以内の加
工が容易にできた。後述する絶縁分離領域１８の形成法
にもよるが、半導体層１７を絶縁分離できる厚さは、３
〜４μｍ以下であるので、この厚さまで半導体層１７を
加工する（第１Ｃ図）。
続いて、研磨で新たに形成した第一の主面（基板表面）
１５をもとにして、この面から内部に向けて垂直に、絶
縁分離領域１８を形成する。この絶縁分離領域１８の形
成深さは、複合膜４１が半導電性又は導電性の場合は、
絶縁膜３に達するまでの深さとする。この後、相互に絶
縁分離された島２の中に素子の形成を行う（第１ｄ図）
。
１５をもとにして、この面から内部に向けて垂直に、絶
縁分離領域１８を形成する。この絶縁分離領域１８の形
成深さは、複合膜４１が半導電性又は導電性の場合は、
絶縁膜３に達するまでの深さとする。この後、相互に絶
縁分離された島２の中に素子の形成を行う（第１ｄ図）
。
ところで、絶縁分離領域１８の形成に、溝形成によらず
に、選択酸化法或いは埋込絶縁分離法を適用したところ
、分離に必要な幅は前者で４．５μ鶏、後者で１．５μ
ｍであった。これは、従来法に比べ、大幅な分離領域の
占有面積削減化を意味する。
に、選択酸化法或いは埋込絶縁分離法を適用したところ
、分離に必要な幅は前者で４．５μ鶏、後者で１．５μ
ｍであった。これは、従来法に比べ、大幅な分離領域の
占有面積削減化を意味する。
この場合、絶縁分離領域１８と島２との界面には第２図
に示したような半絶縁性膜４は存在しないが、絶縁分離
領域１８は第一の主面１５と第二の主面１６に直交する
方向、つまり垂直方向に形成されるため、第２図に示し
たようなな（１１１）面が出現せず、界面準位密度の問
題は生じない。
に示したような半絶縁性膜４は存在しないが、絶縁分離
領域１８は第一の主面１５と第二の主面１６に直交する
方向、つまり垂直方向に形成されるため、第２図に示し
たようなな（１１１）面が出現せず、界面準位密度の問
題は生じない。
更に、このような完全誘電体分離構造は、極めて寄生容
量が小さいため、高速造動作が可能となるのである。ま
た、深さは３〜４μｍであり、半導体層１７の薄片化が
実現できる。
量が小さいため、高速造動作が可能となるのである。ま
た、深さは３〜４μｍであり、半導体層１７の薄片化が
実現できる。
以上、述べてきたように、本発明の構造上の特徴は、多
結晶シリコンと酸化膜の複合構造、単結晶シリコンと酸
化膜の複合構造、或いはガラス質とこれらの素材の複合
構造を支持基体１とし、この上に島２が絶縁膜等を介し
て相互に絶縁分離さていることである。更に、この絶縁
分離膜等の構成に特徴があるので、以下に詳述する。
結晶シリコンと酸化膜の複合構造、単結晶シリコンと酸
化膜の複合構造、或いはガラス質とこれらの素材の複合
構造を支持基体１とし、この上に島２が絶縁膜等を介し
て相互に絶縁分離さていることである。更に、この絶縁
分離膜等の構成に特徴があるので、以下に詳述する。
島２の中の第一の主面１５の側には、選択的不純物添加
が施され、エミッタ７、ベース８、コレクタ９、ソース
ｌＯ、ゲート１１、ドレイン１２、電極配線１４等が実
現されている。これに対し、島２の底面には、半絶縁性
膜、半導電性膜、導電性膜又はこれらの複合膜４１と絶
縁性膜３とが配置されている。
が施され、エミッタ７、ベース８、コレクタ９、ソース
ｌＯ、ゲート１１、ドレイン１２、電極配線１４等が実
現されている。これに対し、島２の底面には、半絶縁性
膜、半導電性膜、導電性膜又はこれらの複合膜４１と絶
縁性膜３とが配置されている。
複合膜４１は、支持基体１の電位変動によるｇ。
の変動現象、つまりパックゲート効果を押さえるための
層であり、電気力線を終端するキャリアが存在できる層
であることが重要である。従って、シリコンと酸素、窒
素、炭素との化合物又は混合物（半絶縁性膜）、シリコ
ンと金属の化合物、またはこれらに酸素、窒素、炭素等
を添加した半導電性膜、高融点金属（導電性膜）等が選
択し得る材料となる。半導体層は、電気力線を終端する
キャリアの供給が十分でな（、空乏層が出現し、空乏層
中のキャリアのなだれ降伏が問題となるので、望ましく
ない。
層であり、電気力線を終端するキャリアが存在できる層
であることが重要である。従って、シリコンと酸素、窒
素、炭素との化合物又は混合物（半絶縁性膜）、シリコ
ンと金属の化合物、またはこれらに酸素、窒素、炭素等
を添加した半導電性膜、高融点金属（導電性膜）等が選
択し得る材料となる。半導体層は、電気力線を終端する
キャリアの供給が十分でな（、空乏層が出現し、空乏層
中のキャリアのなだれ降伏が問題となるので、望ましく
ない。
絶縁膜３は、支持基体１と島２の間の耐圧を確保すると
共に、寄生容量を低減して高速の動作を可能とするため
のもので、厚い方が望ましく、少なくとも、１゛μｍ以
上で３μｍ前後が理想的である。厚い絶縁分離膜３は、
支持基体１と島２との間の耐圧を１．０００ ｖ以上に
も実現されるのである。
共に、寄生容量を低減して高速の動作を可能とするため
のもので、厚い方が望ましく、少なくとも、１゛μｍ以
上で３μｍ前後が理想的である。厚い絶縁分離膜３は、
支持基体１と島２との間の耐圧を１．０００ ｖ以上に
も実現されるのである。
複合膜４１上に形成された半導体１１ｉ１７は、絶縁分
離領域１８で相互に電気的に分離された複数の島つとな
っているが、前記しように、絶縁分離領域１８は絶縁膜
３及び複合ｆｆ＃４１と同一工程で形成されたものでは
ない。
離領域１８で相互に電気的に分離された複数の島つとな
っているが、前記しように、絶縁分離領域１８は絶縁膜
３及び複合ｆｆ＃４１と同一工程で形成されたものでは
ない。
即ら、春色縁分離領域１８を絶縁膜３及び複合膜４１と
同一工程で形成する場合には、異方性エツチング等を必
要とし、従来技術と同様に基板に反り、うねり等の変形
が生じる。これを避けるために、本発明では、まず半導
体層１７の薄層を形成し、その後に絶縁膜Ｍ 領域１８
を形成している。
同一工程で形成する場合には、異方性エツチング等を必
要とし、従来技術と同様に基板に反り、うねり等の変形
が生じる。これを避けるために、本発明では、まず半導
体層１７の薄層を形成し、その後に絶縁膜Ｍ 領域１８
を形成している。
これによって、半導体層１７を極めて均一に実現できた
。具体例として、φ４＃ウェハ上で半導体層１７の厚さ
精度は２±１μｍ以下で加工することができている。
。具体例として、φ４＃ウェハ上で半導体層１７の厚さ
精度は２±１μｍ以下で加工することができている。
以上説明したような、構造の半導体装置は、いわゆる相
補形のＭＯＳ素子を搭載する場合、最も理想的となる。
補形のＭＯＳ素子を搭載する場合、最も理想的となる。
相補形のＭＯＳは、単結晶基板中に極めて隣接して配置
すると、ラッチアップ現象が生じるため、集積度の向上
を図る上での困難点とされていた。
すると、ラッチアップ現象が生じるため、集積度の向上
を図る上での困難点とされていた。
これに対して、本発明の半導体装置ではく完全に絶縁膜
で島が分離され、かつ島の結晶性が完全に保証されてい
る、つまり本来の単結晶をそのまま使用しているため、
ＰチャンネルのＭＯｓトランジスタとＮチャンネルのＭ
ＯＳ）ランジスタを絶縁分離領域１８の幅だけ離して配
置でき、特性の良好なものを実現することができる。
で島が分離され、かつ島の結晶性が完全に保証されてい
る、つまり本来の単結晶をそのまま使用しているため、
ＰチャンネルのＭＯｓトランジスタとＮチャンネルのＭ
ＯＳ）ランジスタを絶縁分離領域１８の幅だけ離して配
置でき、特性の良好なものを実現することができる。
また、島２の底面に配置された複合膜４１は、上記した
ようにパックゲート効果、つまり支持基体ｌの電位変動
によるｇｌの変動を抑える効果をもつものである。ちな
みに、複合膜４１として抵抗率が１０１１Ω・備の半絶
縁性膜を５，０００ ’人の厚みとし、絶縁膜３として
酸化膜を１μｍの厚みに堆積した場合、支持基体１の電
位を±４００ｖ変化させても、ｇ、の変化は認められず
、この種の素子の大幅な特性向上が確認できた。
ようにパックゲート効果、つまり支持基体ｌの電位変動
によるｇｌの変動を抑える効果をもつものである。ちな
みに、複合膜４１として抵抗率が１０１１Ω・備の半絶
縁性膜を５，０００ ’人の厚みとし、絶縁膜３として
酸化膜を１μｍの厚みに堆積した場合、支持基体１の電
位を±４００ｖ変化させても、ｇ、の変化は認められず
、この種の素子の大幅な特性向上が確認できた。
以上のことから、本発明は、放射線環境、例えば宇宙環
境においても、耐放射線性の衛星搭載用ＬＳＩとして利
用できる。放射線性環境下におけるＬＳＩには、過剰キ
ャリアの生成等があるため光電流の発生、ランチアップ
、表面特性の劣化等のように電気的特性が妨害され、デ
バイスパラメータの劣化が生じる。その対策としては、
誘電体（絶縁体）分離構造で半導体層を薄くする方法が
あり、所謂Ｓｏｌ基板が注目される。しかし、先にも述
べた如く、従来の典型的Ｓｏｌ構造のＳＯ８基板は、エ
ピタキシャル成長によるシリコン膜の結晶性が悪いため
、特性が悪く、バイポーラ、ＭＯＳ等のトランジスタを
同一基板上に搭載することはできない。
境においても、耐放射線性の衛星搭載用ＬＳＩとして利
用できる。放射線性環境下におけるＬＳＩには、過剰キ
ャリアの生成等があるため光電流の発生、ランチアップ
、表面特性の劣化等のように電気的特性が妨害され、デ
バイスパラメータの劣化が生じる。その対策としては、
誘電体（絶縁体）分離構造で半導体層を薄くする方法が
あり、所謂Ｓｏｌ基板が注目される。しかし、先にも述
べた如く、従来の典型的Ｓｏｌ構造のＳＯ８基板は、エ
ピタキシャル成長によるシリコン膜の結晶性が悪いため
、特性が悪く、バイポーラ、ＭＯＳ等のトランジスタを
同一基板上に搭載することはできない。
本発明は、半導体基板の薄片化を図って、絶縁分離して
半導体基板そのものがデバイス領域、つまり島となるの
で、結晶性が保証され、かつラッチアップ効果も除去で
きるので、耐放射線用のＬＳＩとして利用可能である０
本発明の半導体装置のエレクトロン並びにホールのライ
フタイムを測定したところ、従来のＳｏｌ構造のものに
比較して２桁以上の大きなライフタイムを得ている。
半導体基板そのものがデバイス領域、つまり島となるの
で、結晶性が保証され、かつラッチアップ効果も除去で
きるので、耐放射線用のＬＳＩとして利用可能である０
本発明の半導体装置のエレクトロン並びにホールのライ
フタイムを測定したところ、従来のＳｏｌ構造のものに
比較して２桁以上の大きなライフタイムを得ている。
以上から本発明によれば、絶縁分離領域を内部の絶縁膜
又は半絶縁性膜にまで達するように半導体層の表面から
内部にほぼ垂直方向に形成しているので、その絶縁分離
領域の幅を少なくすることができ、集積度を大幅に向上
させることができ、同時に完全誘電体構造となるので寄
生容量が小さくなり高速動作が可能となる。
又は半絶縁性膜にまで達するように半導体層の表面から
内部にほぼ垂直方向に形成しているので、その絶縁分離
領域の幅を少なくすることができ、集積度を大幅に向上
させることができ、同時に完全誘電体構造となるので寄
生容量が小さくなり高速動作が可能となる。
また、支持基体と半導体層との間には絶縁膜及び半絶縁
膜、半導電膜又は導！膜を介在していので、バックゲー
ト効果の防止や耐圧も十分なものとすることが可能とな
る。
膜、半導電膜又は導！膜を介在していので、バックゲー
ト効果の防止や耐圧も十分なものとすることが可能とな
る。
また、絶縁分離領域の形成はエツチング等によらずに選
択酸化法や埋込絶縁分離法によっているので基板が変形
するような恐れもない。
択酸化法や埋込絶縁分離法によっているので基板が変形
するような恐れもない。
更に、島が形成される半導体層は半導体基板を研磨して
そのまま使用しているので、そこに形成される素子の特
性を良好なものとすることができる。
そのまま使用しているので、そこに形成される素子の特
性を良好なものとすることができる。
更に、その半導体層は薄く形成するとかでき、ラッチア
ップ効果を抑えることができるので、耐放射線性に優れ
、衛星搭載用のＬＳＩに応用することも可能となる。
ップ効果を抑えることができるので、耐放射線性に優れ
、衛星搭載用のＬＳＩに応用することも可能となる。
ｆｆｌｌａ図〜第１ｄ図は本発明の一実施例の半導体装
置の製法を示す断面図、第２図は従来の半導体装置の断
面図である。 工・・・支持基体、２・・・島（半導体領域）、３．３
′・・・絶縁膜、４・・・半絶縁性膜、４１・・・半絶
縁性膜、半導電性膜、導電性膜又はそれらの複合膜、５
・・・バイポーラトランジスタ、６・・・ＭＯＳ）ラン
ジスタ、７・・・エミッタ、８・・・ベース、９・・・
コレクタ、１０・・・ソース、１１・・・ゲート、１２
・・・ドレイン、１３・・・コンタクト窓、１４・・・
電極配線、１５・・・第一の主面（基板表面）、１６・
・・第二の主面（基板裏面）、１７・・・半導体層、１
７１・・・半導体基板、１８・・・絶縁分離領域。
置の製法を示す断面図、第２図は従来の半導体装置の断
面図である。 工・・・支持基体、２・・・島（半導体領域）、３．３
′・・・絶縁膜、４・・・半絶縁性膜、４１・・・半絶
縁性膜、半導電性膜、導電性膜又はそれらの複合膜、５
・・・バイポーラトランジスタ、６・・・ＭＯＳ）ラン
ジスタ、７・・・エミッタ、８・・・ベース、９・・・
コレクタ、１０・・・ソース、１１・・・ゲート、１２
・・・ドレイン、１３・・・コンタクト窓、１４・・・
電極配線、１５・・・第一の主面（基板表面）、１６・
・・第二の主面（基板裏面）、１７・・・半導体層、１
７１・・・半導体基板、１８・・・絶縁分離領域。
Claims (2)
- （１）、支持基体上に形成された絶縁膜と、該絶縁膜上
に半絶縁性膜、半導電性膜、導電性膜又はこれらの複合
膜を介して設けられた半導体層と、該半導体層の表面か
ら内部に向けてほぼ垂直方向に上記絶縁膜又は上記半絶
縁性膜にまで達するよう形成された絶縁分離領域とを具
備し、該絶縁分離領域及び上記絶縁膜又は上記半絶縁性
膜により囲まれる複数の島が形成されるようにした半導
体装置。 - （２）、半導体基板の第一の面に半絶縁性膜、半導電性
膜、導電性膜又はそれらの複合膜及び絶縁膜を順次形成
する工程と、該絶縁膜上に支持基体を形成する工程と、
上記半導体基板を上記第一の面と反対の第二の面の側か
ら研磨により一部の薄い半導体層を残して除去する工程
と、上記研磨で形成した面の側から上記半導体層に対し
て選択酸化法又は埋込絶縁分離法により上記絶縁膜又は
上記半絶縁性膜に達するような絶縁分離領域を設けて複
数の島を形成する工程とを含むことを特徴とする半導体
装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228285A JPS61271853A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11228285A JPS61271853A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271853A true JPS61271853A (ja) | 1986-12-02 |
Family
ID=14582792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11228285A Pending JPS61271853A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172189A (ja) * | 1987-02-26 | 1997-06-30 | Toshiba Corp | 半導体基板およびそれを用いた高耐圧半導体素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120264A (en) * | 1974-08-13 | 1976-02-18 | Ichiro Yamanaka | Moyoirishiitono seizoho |
-
1985
- 1985-05-27 JP JP11228285A patent/JPS61271853A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120264A (en) * | 1974-08-13 | 1976-02-18 | Ichiro Yamanaka | Moyoirishiitono seizoho |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172189A (ja) * | 1987-02-26 | 1997-06-30 | Toshiba Corp | 半導体基板およびそれを用いた高耐圧半導体素子 |
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