JPH10321868A - 埋め込みｓｏｉ構造への電気接点を有する半導体デバイスおよびその製造方法 - Google Patents
埋め込みｓｏｉ構造への電気接点を有する半導体デバイスおよびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 バルク能動デバイスとＳＯＩデバイスの両者
を接続する導電性スタッドを含むＳＯＩ半導体デバイ
ス。 【解決手段】 基板２０，２３は埋め込み絶縁層２２に
より分離され、層領域２４、２５の上には逆の極性のソ
ース／ドレインのための注入物がある。電気接続２６は
絶縁体２７、上部絶縁体２８によって部分的に分離され
る。領域２１はバルク基板２０と同じまたは逆の極性の
注入物とする。領域２３、２１、２０のドーパントの極
性が同じ場合、ＳＯＩ ＭＯＳＦＥＴ本体はバルク接点
または熱接点であり、ＳＯＩ ＭＯＳＦＥＴボディ接点
として働く。領域２３、２１のドーパントの極性が同じ
で領域２０が逆の場合、ＳＯＩ ＭＯＳＦＥＴ本体と領
域２１はバルク基板に対するダイオードを形成し、回路
応用例、電圧クランプ、ＥＳＤ保護、および他の回路機
能に使用するドーパントの極性用とすることができる。
を接続する導電性スタッドを含むＳＯＩ半導体デバイ
ス。 【解決手段】 基板２０，２３は埋め込み絶縁層２２に
より分離され、層領域２４、２５の上には逆の極性のソ
ース／ドレインのための注入物がある。電気接続２６は
絶縁体２７、上部絶縁体２８によって部分的に分離され
る。領域２１はバルク基板２０と同じまたは逆の極性の
注入物とする。領域２３、２１、２０のドーパントの極
性が同じ場合、ＳＯＩ ＭＯＳＦＥＴ本体はバルク接点
または熱接点であり、ＳＯＩ ＭＯＳＦＥＴボディ接点
として働く。領域２３、２１のドーパントの極性が同じ
で領域２０が逆の場合、ＳＯＩ ＭＯＳＦＥＴ本体と領
域２１はバルク基板に対するダイオードを形成し、回路
応用例、電圧クランプ、ＥＳＤ保護、および他の回路機
能に使用するドーパントの極性用とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バルク能動デバイ
スとＳＯＩ（シリコン・オン・インシュレータ）デバイ
スとを含むＳＯＩ半導体デバイスに関する。より詳細に
は、本発明はＳＯＩ構造の誘電体の上および下にあるデ
バイス間に電気接続を提供することに関する。本発明は
また、これらのデバイスを製造し必要な電気相互接続を
設けるための方法にも関する。本発明は特に埋め込みＳ
ＯＩ構造へのライン後端（ＢＥＯＬ）接触に関する。
スとＳＯＩ（シリコン・オン・インシュレータ）デバイ
スとを含むＳＯＩ半導体デバイスに関する。より詳細に
は、本発明はＳＯＩ構造の誘電体の上および下にあるデ
バイス間に電気接続を提供することに関する。本発明は
また、これらのデバイスを製造し必要な電気相互接続を
設けるための方法にも関する。本発明は特に埋め込みＳ
ＯＩ構造へのライン後端（ＢＥＯＬ）接触に関する。
【０００２】
【従来の技術】バルク・シリコン上でのＭＯＳＦＥＴの
スケーリングは、半導体およびマイクロエレクトロニク
ス業界のＣＭＯＳチップの性能および密度の目標達成の
ための主眼点であった。ＭＯＳＦＥＴの寸法を縮小して
高密度、低電力、高性能を達成するには電源電圧を低く
しなければならない。消費電力Ｐは静電容量Ｃ、電源電
圧Ｖ、および遷移周波数ｆの関数で、Ｐ＝ＣＶ2ｆであ
るため、遷移周波数ｆの増大に伴ってＣおよびＶを減少
させることが主眼点であった。その結果、誘電体厚みお
よびチャネル長さは電源電圧と共に減少する。供給電力
の低減が引き続き将来の低電圧ＣＭＯＳへの趨勢であ
る。しかし、供給電力の低減につれて、低電圧における
トランジスタの性能は接合容量とＭＯＳＦＥＴの本体効
果の影響を大きく受ける。技術がチャネル長さ０．２５
μｍ未満から０．１５μｍ、０．１μｍへとスケールが
縮小するにつれて、短チャネル効果（ＳＣＥ）の制御、
ゲート抵抗、チャネル・プロファイリング、およびその
他の障害が先端ＣＭＯＳ技術にとって問題となってく
る。バルクＣＭＯＳの縮小に関しては著しい成功が達成
されてきたが、製造制御の問題と電力消費はますます対
応が困難になってくる。
スケーリングは、半導体およびマイクロエレクトロニク
ス業界のＣＭＯＳチップの性能および密度の目標達成の
ための主眼点であった。ＭＯＳＦＥＴの寸法を縮小して
高密度、低電力、高性能を達成するには電源電圧を低く
しなければならない。消費電力Ｐは静電容量Ｃ、電源電
圧Ｖ、および遷移周波数ｆの関数で、Ｐ＝ＣＶ2ｆであ
るため、遷移周波数ｆの増大に伴ってＣおよびＶを減少
させることが主眼点であった。その結果、誘電体厚みお
よびチャネル長さは電源電圧と共に減少する。供給電力
の低減が引き続き将来の低電圧ＣＭＯＳへの趨勢であ
る。しかし、供給電力の低減につれて、低電圧における
トランジスタの性能は接合容量とＭＯＳＦＥＴの本体効
果の影響を大きく受ける。技術がチャネル長さ０．２５
μｍ未満から０．１５μｍ、０．１μｍへとスケールが
縮小するにつれて、短チャネル効果（ＳＣＥ）の制御、
ゲート抵抗、チャネル・プロファイリング、およびその
他の障害が先端ＣＭＯＳ技術にとって問題となってく
る。バルクＣＭＯＳの縮小に関しては著しい成功が達成
されてきたが、製造制御の問題と電力消費はますます対
応が困難になってくる。
【０００３】シリコン・オン・インシュレータ（ＳＯ
Ｉ）基板を用いることにより、低電源電圧におけるバル
ク・シリコンＣＭＯＳの問題および障害の多くが解消で
きる。ＳＯＩ上ＣＭＯＳはバルクＣＭＯＳ技術に比べて
著しい利点があり、将来技術のための低電力および高性
能という縮小の目的を達成するであろう。ＳＯＩ上ＣＭ
ＯＳは、低消費電力、低漏洩電流、低容量ダイオード構
造、良好な閾値下Ｉ−Ｖ特性（ドレイン電流Ｉとしてｌ
ｏｇ10Ｉに対してＧａｔｅ電圧６０ｍＶ以上）、低いア
ルファ粒子および宇宙線によるソフト・エラー率、良好
なＳＲＡＭアクセス時間、その他の技術上の利点をもた
らす。ＳＯＩ技術により、標準の先端技術を大幅に修正
することなくＳＯＩ技術に移行させることができる。Ｓ
ＯＩプロセス技術には、エピタキシャル側方過剰成長
（ＥＬＯ）、側方固相エピタキシ（ＬＳＰＥ）、および
多孔質二酸化シリコンによる完全分離（ＦＩＰＯＳ）が
含まれる。ＳＯＩネットワークは、注入酸素による分離
（ＳＩＭＯＸ）技術と、ウエハ接着およびエッチバック
（ＳＩＢＯＮＤ）技術の半導体プロセスを用いて作成す
ることができる。これらの技術は、低欠陥密度、薄膜制
御、良好な少数キャリア寿命、および良好なチャネル移
動度特性を達成できるからである。構造のフィーチャは
浅いトレンチ分離（ＳＴＩ）で画定される。浅いトレン
チ分離は、平面度の問題と、ＬＯＣＯＳのバーズ・ビー
クなど多次元の酸化効果をなくし、それによって技術移
転および０．２５μｍ以下への縮小技術を可能にする。
Ｉ）基板を用いることにより、低電源電圧におけるバル
ク・シリコンＣＭＯＳの問題および障害の多くが解消で
きる。ＳＯＩ上ＣＭＯＳはバルクＣＭＯＳ技術に比べて
著しい利点があり、将来技術のための低電力および高性
能という縮小の目的を達成するであろう。ＳＯＩ上ＣＭ
ＯＳは、低消費電力、低漏洩電流、低容量ダイオード構
造、良好な閾値下Ｉ−Ｖ特性（ドレイン電流Ｉとしてｌ
ｏｇ10Ｉに対してＧａｔｅ電圧６０ｍＶ以上）、低いア
ルファ粒子および宇宙線によるソフト・エラー率、良好
なＳＲＡＭアクセス時間、その他の技術上の利点をもた
らす。ＳＯＩ技術により、標準の先端技術を大幅に修正
することなくＳＯＩ技術に移行させることができる。Ｓ
ＯＩプロセス技術には、エピタキシャル側方過剰成長
（ＥＬＯ）、側方固相エピタキシ（ＬＳＰＥ）、および
多孔質二酸化シリコンによる完全分離（ＦＩＰＯＳ）が
含まれる。ＳＯＩネットワークは、注入酸素による分離
（ＳＩＭＯＸ）技術と、ウエハ接着およびエッチバック
（ＳＩＢＯＮＤ）技術の半導体プロセスを用いて作成す
ることができる。これらの技術は、低欠陥密度、薄膜制
御、良好な少数キャリア寿命、および良好なチャネル移
動度特性を達成できるからである。構造のフィーチャは
浅いトレンチ分離（ＳＴＩ）で画定される。浅いトレン
チ分離は、平面度の問題と、ＬＯＣＯＳのバーズ・ビー
クなど多次元の酸化効果をなくし、それによって技術移
転および０．２５μｍ以下への縮小技術を可能にする。
【０００４】ＳＯＩ技術には多くの問題がある。電流に
よる自己加熱の熱放散が一つの問題である。この場合、
バルクへの低熱抵抗接触（たとえば熱接触）を確立でき
るとこの問題が軽減される。
よる自己加熱の熱放散が一つの問題である。この場合、
バルクへの低熱抵抗接触（たとえば熱接触）を確立でき
るとこの問題が軽減される。
【０００５】薄膜ＳＯＩ技術においては、アナログの適
用例で通常用いられる縦型ダイオード、縦型トランジス
タ、縦型ｐｎｐｎ、その他のバルク型素子はない。バル
ク・シリコン中に配置することができるアナログ回路お
よびデバイス素子を用いて、チップ面積を削減し、バル
ク・シリコン様の回路動作を達成することができる。
用例で通常用いられる縦型ダイオード、縦型トランジス
タ、縦型ｐｎｐｎ、その他のバルク型素子はない。バル
ク・シリコン中に配置することができるアナログ回路お
よびデバイス素子を用いて、チップ面積を削減し、バル
ク・シリコン様の回路動作を達成することができる。
【０００６】もう一つの障害は静電放電の保護（ＥＳ
Ｄ）である。ＳＯＩの問題の一つは、ポリシリコン・ゲ
ート・エッジがないプロセスに適したダイオードがない
ということである。薄膜ＳＯＩ技術では、静電放電保護
に通常用いられる縦型ダイオード、縦型トランジスタ、
縦型ｐｎｐｎ、その他のバルク型素子はない。バルク・
シリコン内に配置することができるＥＳＤ回路およびデ
バイス素子を使って、チップ面積を削減し、バルク・シ
リコン様の回路動作を達成することができる。大容量商
業用途に適したメインストリームＳＯＩ技術において、
ＥＳＤの頑丈さを達成するには、ＥＳＤ保護構造および
回路は、低い抵抗と静電容量を持たなければならず、ま
た半導体チップ面積に占める割合が小さくなければなら
ない。ＳＯＩ ＥＳＤネットワークの欠点は、１）バル
ク基板に対する高い熱インピーダンス、２）薄膜、３）
ポリシリコン・ゲート構造、および４）縦型二酸化シリ
コンの欠如である。高い熱インピーダンスは、ＳＯＩ膜
内で表面温度を高くし、ＳＯＩデバイス内に熱による二
次損傷をもたらす。薄膜ＳＯＩデバイスは電流密度を高
くし、重大な電力／密度の制約を生ずる。ポリシリコン
・ゲート構造は高い静電容量を生じ、電気的過負荷と誘
電破壊を起こしやすい。縦型構造がないと、バルクへの
電流の放散が妨げられ、周囲の広い横型構造を構築せざ
るを得ない。その結果、ＳＯＩの一つの欠点は、負パル
スＥＳＤ保護が正パルスＥＳＤ保護と同様に困難なこと
である。比較的小さい構造を使用したバルク・シリコン
では、負モードのパルスに対する保護は、バルク基板に
電流が放散するため、容易に達成されるが、ＳＯＩでは
そうではない。このため設計者は正モード保護方式と同
様の面積を負モードに割り当てざるを得ない。
Ｄ）である。ＳＯＩの問題の一つは、ポリシリコン・ゲ
ート・エッジがないプロセスに適したダイオードがない
ということである。薄膜ＳＯＩ技術では、静電放電保護
に通常用いられる縦型ダイオード、縦型トランジスタ、
縦型ｐｎｐｎ、その他のバルク型素子はない。バルク・
シリコン内に配置することができるＥＳＤ回路およびデ
バイス素子を使って、チップ面積を削減し、バルク・シ
リコン様の回路動作を達成することができる。大容量商
業用途に適したメインストリームＳＯＩ技術において、
ＥＳＤの頑丈さを達成するには、ＥＳＤ保護構造および
回路は、低い抵抗と静電容量を持たなければならず、ま
た半導体チップ面積に占める割合が小さくなければなら
ない。ＳＯＩ ＥＳＤネットワークの欠点は、１）バル
ク基板に対する高い熱インピーダンス、２）薄膜、３）
ポリシリコン・ゲート構造、および４）縦型二酸化シリ
コンの欠如である。高い熱インピーダンスは、ＳＯＩ膜
内で表面温度を高くし、ＳＯＩデバイス内に熱による二
次損傷をもたらす。薄膜ＳＯＩデバイスは電流密度を高
くし、重大な電力／密度の制約を生ずる。ポリシリコン
・ゲート構造は高い静電容量を生じ、電気的過負荷と誘
電破壊を起こしやすい。縦型構造がないと、バルクへの
電流の放散が妨げられ、周囲の広い横型構造を構築せざ
るを得ない。その結果、ＳＯＩの一つの欠点は、負パル
スＥＳＤ保護が正パルスＥＳＤ保護と同様に困難なこと
である。比較的小さい構造を使用したバルク・シリコン
では、負モードのパルスに対する保護は、バルク基板に
電流が放散するため、容易に達成されるが、ＳＯＩでは
そうではない。このため設計者は正モード保護方式と同
様の面積を負モードに割り当てざるを得ない。
【０００７】従来技術において、ＥＳＤ保護を達成する
ために様々な方法がこれまでに提案されてきた。標準的
な回路がＳＯＩ中に作成され、ＥＳＤ保護のために用い
られている。K.フェルヘーゲ（Verhaege）他（「Analys
is of Snapback in SOI NMOSFETs and its use for an
SOI ESD Protection Circuit」、Proceedings of theIE
EE SOI Conference、 pp.140-141、1992）、および
（「Double Snapback inSOI NMOSFETs and its Applica
tion for SOI ESD Protection 」、 IEEE Electron Dev
ice Lett.、Vol.14、No.7、July 1993、pp. 326-328)
は、ＥＳＤ保護デバイスとしてＳＯＩ ＭＯＳＦＥＴト
ランジスタを使用することを示している。ルー（Lu）
（米国特許第4989057号「ESD Protection for SOI Circ
uits」）はＥＳＤ保護のためＳＯＩ膜においてトランジ
スタを使用することを示している。ウォールドマン（Vo
ldman）他（「CMOS-on-SOI ESD Protection Network
s」、EOS/ESD Proceedings、Sept. 1996）は MOSFETを
ダイオード動作モードで構成することにより、ＳＯＩ
ＥＳＤ デバイスが構築できることを示している。第１
の問題は、ＳＯＩベースのＥＳＤ回路が、バルク・デバ
イスのせいぜい半分でしかないことである。M.チャン
（Chan）他（「Comparison of ESD Protection Capabil
ity of SOI and Bulk CMOS Output Buffers」、IRPS、1
994）はＳＯＩ回路の頑丈さがＥＳＤの半分であること
を示している。このため、非常に大きいＥＳＤネットワ
ークが必要となり、大きさおよび静電容量負荷の点で受
け入れられない。第２の問題は、構造が全てＭＯＳＦＥ
Ｔベースであることである。上記の構造は全てポリシリ
コン・ゲート構造を採り入れている。ポリシリコン・ゲ
ート構造の問題点は誘電過負荷および単位幅あたり高い
静電容量である。信頼性および機能の点からこれらの解
決法は共に許容できない。
ために様々な方法がこれまでに提案されてきた。標準的
な回路がＳＯＩ中に作成され、ＥＳＤ保護のために用い
られている。K.フェルヘーゲ（Verhaege）他（「Analys
is of Snapback in SOI NMOSFETs and its use for an
SOI ESD Protection Circuit」、Proceedings of theIE
EE SOI Conference、 pp.140-141、1992）、および
（「Double Snapback inSOI NMOSFETs and its Applica
tion for SOI ESD Protection 」、 IEEE Electron Dev
ice Lett.、Vol.14、No.7、July 1993、pp. 326-328)
は、ＥＳＤ保護デバイスとしてＳＯＩ ＭＯＳＦＥＴト
ランジスタを使用することを示している。ルー（Lu）
（米国特許第4989057号「ESD Protection for SOI Circ
uits」）はＥＳＤ保護のためＳＯＩ膜においてトランジ
スタを使用することを示している。ウォールドマン（Vo
ldman）他（「CMOS-on-SOI ESD Protection Network
s」、EOS/ESD Proceedings、Sept. 1996）は MOSFETを
ダイオード動作モードで構成することにより、ＳＯＩ
ＥＳＤ デバイスが構築できることを示している。第１
の問題は、ＳＯＩベースのＥＳＤ回路が、バルク・デバ
イスのせいぜい半分でしかないことである。M.チャン
（Chan）他（「Comparison of ESD Protection Capabil
ity of SOI and Bulk CMOS Output Buffers」、IRPS、1
994）はＳＯＩ回路の頑丈さがＥＳＤの半分であること
を示している。このため、非常に大きいＥＳＤネットワ
ークが必要となり、大きさおよび静電容量負荷の点で受
け入れられない。第２の問題は、構造が全てＭＯＳＦＥ
Ｔベースであることである。上記の構造は全てポリシリ
コン・ゲート構造を採り入れている。ポリシリコン・ゲ
ート構造の問題点は誘電過負荷および単位幅あたり高い
静電容量である。信頼性および機能の点からこれらの解
決法は共に許容できない。
【０００８】これらの実施態様においては、これらの構
造は能動コアＳＯＩ回路に隣接するバルク素子のみを利
用している。カワイ（米国特許第4889829号）は基板中
にバルク・トランジスタを構築し、絶縁膜中にＳＯＩト
ランジスタを構築する方法を示している。この方法で
は、バルク・トランジスタは、同じ平面内で能動領域構
造に隣接して構築する必要がある。そのため、バルク・
トランジスタへの追加のチップ面積と、表面凹凸の配慮
が必要となる。カワイは顕著な表面凹凸を導入している
が、そのため高密度および高平面度の集積の問題にとっ
て許容できなくなる。
造は能動コアＳＯＩ回路に隣接するバルク素子のみを利
用している。カワイ（米国特許第4889829号）は基板中
にバルク・トランジスタを構築し、絶縁膜中にＳＯＩト
ランジスタを構築する方法を示している。この方法で
は、バルク・トランジスタは、同じ平面内で能動領域構
造に隣接して構築する必要がある。そのため、バルク・
トランジスタへの追加のチップ面積と、表面凹凸の配慮
が必要となる。カワイは顕著な表面凹凸を導入している
が、そのため高密度および高平面度の集積の問題にとっ
て許容できなくなる。
【０００９】サン（Sun）（米国特許第5399507号）は、
ＥＳＤデバイスをバルク内に構築し、酸素注入をマスク
し、コアＳＯＩデバイスを絶縁層の上に構築する、混合
薄膜を提案している。このコンセプトにおいては、ＥＳ
Ｄ ＭＯＳＦＥＴ構造は同じ物理的シリコン平面内で能
動集積回路に隣接して配置される。このコンセプトで
は、平面性の配慮は不要であるが、シリコンの位置ずれ
が生じ、これは製造の点から許容できない。シリコンの
位置ずれを避けるために、能動コアＳＯＩ構造を空間的
に分離して歩留りの問題を回避しなければならない。そ
うすると面積に不利が生じる。提案された解決法はＳＯ
Ｉ薄膜中にＥＳＤネットワークを構築する際の問題を解
決するが、半導体製造上の問題点、歩留りの問題および
表面凹凸の問題は解決されない。
ＥＳＤデバイスをバルク内に構築し、酸素注入をマスク
し、コアＳＯＩデバイスを絶縁層の上に構築する、混合
薄膜を提案している。このコンセプトにおいては、ＥＳ
Ｄ ＭＯＳＦＥＴ構造は同じ物理的シリコン平面内で能
動集積回路に隣接して配置される。このコンセプトで
は、平面性の配慮は不要であるが、シリコンの位置ずれ
が生じ、これは製造の点から許容できない。シリコンの
位置ずれを避けるために、能動コアＳＯＩ構造を空間的
に分離して歩留りの問題を回避しなければならない。そ
うすると面積に不利が生じる。提案された解決法はＳＯ
Ｉ薄膜中にＥＳＤネットワークを構築する際の問題を解
決するが、半導体製造上の問題点、歩留りの問題および
表面凹凸の問題は解決されない。
【００１０】上記において、能動回路の下のＥＳＤ構造
を用いて半導体チップ面積の問題をなくするＥＳＤ解決
法は提案されていない。カワイおよびサンにおいては、
ＥＳＤデバイスにＳＯＩ ＭＯＳＦＥＴおよびダイオー
ド構造を用いることを、バルクＭＯＳＦＥＴデバイスの
構築によって回避している。フェルヘーゲおよびルーに
おいては、バルク・デバイスが回避されている。即ち従
来技術においては、ＥＳＤ保護のためにバルク・トラン
ジスタとＳＯＩトランジスタとを用いる明白な動機はな
い。また、ＥＳＤ解決法として三次元構造は示唆も提案
もされていない。これは、ＳＯＩ ＭＯＳＦＥＴの下に
バルクＭＯＳＦＥＴを構築することが不可能だからであ
る。オーミ（米国特許第4907053号）は、二重ゲートＭ
ＯＳＦＥＴを用いて、ＳＯＩ ＭＯＳＦＥＴトランジス
タ内のバックゲート・バイアスの問題に対処している。
オーミは、頂部ゲートと底部ゲートとを備え、底部ゲー
トがバルク内に配置され、頂部ゲートがＳＯＩ膜の上に
ある、ＳＯＩ ＭＯＳＦＥＴを構築することが可能なこ
とを示唆している。オーミの相互接続によって示唆され
る実施態様はこの構造内では対処されていない。
を用いて半導体チップ面積の問題をなくするＥＳＤ解決
法は提案されていない。カワイおよびサンにおいては、
ＥＳＤデバイスにＳＯＩ ＭＯＳＦＥＴおよびダイオー
ド構造を用いることを、バルクＭＯＳＦＥＴデバイスの
構築によって回避している。フェルヘーゲおよびルーに
おいては、バルク・デバイスが回避されている。即ち従
来技術においては、ＥＳＤ保護のためにバルク・トラン
ジスタとＳＯＩトランジスタとを用いる明白な動機はな
い。また、ＥＳＤ解決法として三次元構造は示唆も提案
もされていない。これは、ＳＯＩ ＭＯＳＦＥＴの下に
バルクＭＯＳＦＥＴを構築することが不可能だからであ
る。オーミ（米国特許第4907053号）は、二重ゲートＭ
ＯＳＦＥＴを用いて、ＳＯＩ ＭＯＳＦＥＴトランジス
タ内のバックゲート・バイアスの問題に対処している。
オーミは、頂部ゲートと底部ゲートとを備え、底部ゲー
トがバルク内に配置され、頂部ゲートがＳＯＩ膜の上に
ある、ＳＯＩ ＭＯＳＦＥＴを構築することが可能なこ
とを示唆している。オーミの相互接続によって示唆され
る実施態様はこの構造内では対処されていない。
【００１１】相互接続を必要とする構造要素は、ＭＯＳ
ＦＥＴ頂部ゲート、底部ゲート、本体、ソース／ドレー
ン拡散領域、およびバルク構造要素である。
ＦＥＴ頂部ゲート、底部ゲート、本体、ソース／ドレー
ン拡散領域、およびバルク構造要素である。
【００１２】ＳＯＩ構造は、頂部ゲートと底部ゲートの
構造を含むことができる。ＳＩＢＯＮＤ実施態様におい
ては、埋め込み底部ゲートは埋め込み酸化物層中に存在
できる。ＳＩＭＯＸ実施態様において、拡散した第２ゲ
ートはシリコン基板内に存在し、形成することができ
る。相互接続構造はシリコン表面、本体、底部ゲート、
およびバルク・デバイス素子の間に電気接続を確立する
のに必要である。異なる素子の間の相互接続要素は単一
ゲートＣＭＯＳ−ｏｎ−ＳＯＩ、二重ゲートＣＭＯＳ−
ｏｎ−ＳＯＩ、動的閾値ＭＯＳＦＥＴ（ＤＴＭＯＳ）に
とって有利である。動的閾値ＭＯＳＦＥＴにおいては、
ＭＯＳＦＥＴトランジスタの閾値電圧を動的に変化させ
るのにＭＯＳＦＥＴ本体を使用する。
構造を含むことができる。ＳＩＢＯＮＤ実施態様におい
ては、埋め込み底部ゲートは埋め込み酸化物層中に存在
できる。ＳＩＭＯＸ実施態様において、拡散した第２ゲ
ートはシリコン基板内に存在し、形成することができ
る。相互接続構造はシリコン表面、本体、底部ゲート、
およびバルク・デバイス素子の間に電気接続を確立する
のに必要である。異なる素子の間の相互接続要素は単一
ゲートＣＭＯＳ−ｏｎ−ＳＯＩ、二重ゲートＣＭＯＳ−
ｏｎ−ＳＯＩ、動的閾値ＭＯＳＦＥＴ（ＤＴＭＯＳ）に
とって有利である。動的閾値ＭＯＳＦＥＴにおいては、
ＭＯＳＦＥＴトランジスタの閾値電圧を動的に変化させ
るのにＭＯＳＦＥＴ本体を使用する。
【００１３】ＳＯＩの問題点は「本体接触」である。問
題は本体と電位との間に電気接続を確立するのに必要な
追加面積である。バルクＣＭＯＳでは、基板は「ＭＯＳ
ＦＥＴ本体」のための自然の接地面として働く。ＳＯＩ
では、本体、電源接続、バルク・デバイス、またはバル
ク接点の間に接続を確立するのに、新しい３次元構造が
有利である。
題は本体と電位との間に電気接続を確立するのに必要な
追加面積である。バルクＣＭＯＳでは、基板は「ＭＯＳ
ＦＥＴ本体」のための自然の接地面として働く。ＳＯＩ
では、本体、電源接続、バルク・デバイス、またはバル
ク接点の間に接続を確立するのに、新しい３次元構造が
有利である。
【００１４】二重ゲートＣＭＯＳ−ｏｎ−ＳＯＩにおい
ては、埋め込みゲートまたは拡散バルク・ゲートを接続
する相互接続が、追加のシリコン面積を回避するのに有
利である。
ては、埋め込みゲートまたは拡散バルク・ゲートを接続
する相互接続が、追加のシリコン面積を回避するのに有
利である。
【００１５】動的閾値ＭＯＳＦＥＴにおいては、埋め込
みゲートまたは拡散バルク・ゲートをＭＯＳＦＥＴ本体
に接続する相互接続が、追加のシリコン面積を削減する
のに有利である。
みゲートまたは拡散バルク・ゲートをＭＯＳＦＥＴ本体
に接続する相互接続が、追加のシリコン面積を削減する
のに有利である。
【００１６】バルク素子、またはバルク素子およびＳＯ
Ｉ素子からなる３次元回路では、これらの素子間の相互
接続は追加のシリコン面積を削減するのに必要である。
Ｉ素子からなる３次元回路では、これらの素子間の相互
接続は追加のシリコン面積を削減するのに必要である。
【００１７】バルク素子、またはバルク素子およびＳＯ
Ｉ素子からなるバルクＥＳＤネットワークでは、これら
の素子間の相互接続は追加のシリコン面積を削減するの
に必要である。
Ｉ素子からなるバルクＥＳＤネットワークでは、これら
の素子間の相互接続は追加のシリコン面積を削減するの
に必要である。
【００１８】
【発明が解決しようとする課題】本発明は、ＳＯＩ技術
におけるＥＳＤ保護の問題、および３次元ＥＳＤネット
ワーク形成のための相互接続に関する。
におけるＥＳＤ保護の問題、および３次元ＥＳＤネット
ワーク形成のための相互接続に関する。
【００１９】本発明は、ＥＳＤネットワークが能動コア
回路の下にある、３次元ＳＯＩ構造の構築により、高周
囲、空間集約的ＥＳＤネットワークの問題に対処する。
回路の下にある、３次元ＳＯＩ構造の構築により、高周
囲、空間集約的ＥＳＤネットワークの問題に対処する。
【００２０】本発明は、バルク・シリコン中にダイオー
ド・ベースのＥＳＤネットワークのための相互接続を構
築することにより、高周囲、高容量ポリシリコン・ゲー
トの問題を回避する。
ド・ベースのＥＳＤネットワークのための相互接続を構
築することにより、高周囲、高容量ポリシリコン・ゲー
トの問題を回避する。
【００２１】本発明は、ＥＳＤネットワークがバルクＥ
ＳＤネットワークの上に、またはそれに隣接してバルク
内およびＳＯＩ膜内にある３次元相互接続ＳＯＩ構造の
構築により、高周囲、空間集約的ＥＳＤネットワークの
問題に対処する。
ＳＤネットワークの上に、またはそれに隣接してバルク
内およびＳＯＩ膜内にある３次元相互接続ＳＯＩ構造の
構築により、高周囲、空間集約的ＥＳＤネットワークの
問題に対処する。
【００２２】本発明は、３次元動的閾値ＭＯＳＦＥＴ
ＳＯＩ回路用の相互接続構造を提供する。
ＳＯＩ回路用の相互接続構造を提供する。
【００２３】本発明は、デバイス構造の一部分にバルク
・シリコンを使用することを可能にする。具体的には、
本発明は、バルク・シリコン内のデバイスとＳＯＩ構造
に埋め込まれたデバイスの間の電気接続を提供する。
・シリコンを使用することを可能にする。具体的には、
本発明は、バルク・シリコン内のデバイスとＳＯＩ構造
に埋め込まれたデバイスの間の電気接続を提供する。
【００２４】特に、本発明はバルク能動デバイスとＳＯ
Ｉデバイスとを含むＳＯＩ半導体デバイス、ならびにバ
ルク能動デバイスをＳＯＩデバイスと相互接続する導電
性スタッドに関する。
Ｉデバイスとを含むＳＯＩ半導体デバイス、ならびにバ
ルク能動デバイスをＳＯＩデバイスと相互接続する導電
性スタッドに関する。
【００２５】さらに、本発明はＳＯＩ半導体デバイス内
バルク能動デバイスとＳＯＩデバイスとの間に電気相互
接続を製作し形成する方法に関する。
バルク能動デバイスとＳＯＩデバイスとの間に電気相互
接続を製作し形成する方法に関する。
【００２６】
【課題を解決するための手段】本発明の方法は、ＳＯＩ
バルク基板内に能動デバイスを設けるステップと、前記
ＳＯＩバルク基板の上に配置された上部半導体基板材料
を設けるステップと、上部半導体基板材料上に能動デバ
イスを設けるステップと、上部半導体基板上に誘電層を
設けるステップと、上部半導体基板材料上の能動デバイ
スとＳＯＩバルク基板内の能動デバイスとの間に接触ト
レンチを画定するステップと、トレンチ内に金属タイプ
の高導電性電気相互接続材料を付着させて、所望の電気
相互接続を設けるステップとを含む。
バルク基板内に能動デバイスを設けるステップと、前記
ＳＯＩバルク基板の上に配置された上部半導体基板材料
を設けるステップと、上部半導体基板材料上に能動デバ
イスを設けるステップと、上部半導体基板上に誘電層を
設けるステップと、上部半導体基板材料上の能動デバイ
スとＳＯＩバルク基板内の能動デバイスとの間に接触ト
レンチを画定するステップと、トレンチ内に金属タイプ
の高導電性電気相互接続材料を付着させて、所望の電気
相互接続を設けるステップとを含む。
【００２７】さらに、本発明のもう一つの態様は、電気
相互接続を上部半導体層から分離するための絶縁体を設
けることを含む。
相互接続を上部半導体層から分離するための絶縁体を設
けることを含む。
【００２８】
【発明の実施の形態】本発明の理解を容易にするために
図を参照する。便宜上、特定のタイプの基板または特定
のタイプのドーパント不純物あるいはその両方に関して
本発明の製造ステップを論じる場合、本発明は、その趣
旨から逸脱することなく逆のタイプにも適用できること
を理解されたい。たとえば、半導体基板としてｐ型シリ
コン基板、拡散または注入されるドーパント不純物とし
てｎ型不純物を参照する場合、ｎ型基板およびｐ型拡散
または注入ドーパント不純物も同様に適していることを
理解されたい。さらに、ｎ型不純物に関して論じる場
合、その加工ステップはｐ型不純物にも適用され、また
その逆も成り立つことを理解されたい。また、「第１タ
イプ」の不純物および「第２タイプ」の不純物を参照す
る場合、「第１タイプ」がｎ型またはｐ型不純物を示
し、「第２タイプ」が逆の導電型を示すことを理解され
たい。すなわち、「第１タイプ」がｐであれば「第２タ
イプ」はｎである。「第１タイプ」がｎであれば「第２
タイプ」はｐである。
図を参照する。便宜上、特定のタイプの基板または特定
のタイプのドーパント不純物あるいはその両方に関して
本発明の製造ステップを論じる場合、本発明は、その趣
旨から逸脱することなく逆のタイプにも適用できること
を理解されたい。たとえば、半導体基板としてｐ型シリ
コン基板、拡散または注入されるドーパント不純物とし
てｎ型不純物を参照する場合、ｎ型基板およびｐ型拡散
または注入ドーパント不純物も同様に適していることを
理解されたい。さらに、ｎ型不純物に関して論じる場
合、その加工ステップはｐ型不純物にも適用され、また
その逆も成り立つことを理解されたい。また、「第１タ
イプ」の不純物および「第２タイプ」の不純物を参照す
る場合、「第１タイプ」がｎ型またはｐ型不純物を示
し、「第２タイプ」が逆の導電型を示すことを理解され
たい。すなわち、「第１タイプ」がｐであれば「第２タ
イプ」はｎである。「第１タイプ」がｎであれば「第２
タイプ」はｐである。
【００２９】また、本発明は当技術分野で周知のシリコ
ン以外の基板にも適用できる。さらに、ここでは「金属
タイプ相互接続材料」または「高導電性相互接続材料」
という用語は、アルミニウム、銅、タングステンなどの
金属、ならびに高ドープ・ポリシリコンや金属間シリサ
イドなどの非金属材料で一般に金属が有する大きさの導
電性を有する材料を指す。さらに、「ポリシリコン」お
よび「多結晶シリコン」という用語は従来技術における
と同様にここでも互換的に使用する。
ン以外の基板にも適用できる。さらに、ここでは「金属
タイプ相互接続材料」または「高導電性相互接続材料」
という用語は、アルミニウム、銅、タングステンなどの
金属、ならびに高ドープ・ポリシリコンや金属間シリサ
イドなどの非金属材料で一般に金属が有する大きさの導
電性を有する材料を指す。さらに、「ポリシリコン」お
よび「多結晶シリコン」という用語は従来技術における
と同様にここでも互換的に使用する。
【００３０】図１はｐまたはｐ＋シリコン・ウエハ１中
にｎウェル領域９を設けるプロセスを示す。ｎウェル領
域９は周知のイオン注入法または拡散法で形成すること
ができる。ウェルが基板と同じ極性を有する場合、ウェ
ルは基板への接点として働く。ｎウェル内に含まれる第
２の注入領域５０はｐ＋またはｎ＋ドーパント型のどち
らにすることもできる。ｎ＋注入の場合、領域５０はｎ
ウェルの接点として働く。ｐ＋注入の場合、領域５０お
よび９は（ｐ＋注入物とｎウェルの間に形成される）ｐ
−ｎダイオード、または（ｐ＋注入物とウェルと基板
（領域５０、９、１）から形成される）縦型バイポーラ
・トランジスタとして働く。これらの素子は接触、アナ
ログ機能、またはＥＳＤネットワーク、ＣＭＯＳまたは
ＢｉＣＭＯＳ回路用に用いることができる。シリコン用
の典型的なｎ型ドーパントはリンおよびヒ素である。シ
リコン用のｐ型ドーパントにはホウ素が含まれる。絶縁
層３がバルク・シリコン・ウエハ１上に形成される。適
当な絶縁層の例には二酸化シリコンおよび窒化シリコン
がある。酸化物層は、熱酸化法、あるいはガス混合物CO
2/SiH4/N2またはN2O/SiH4/N2を用いて約800〜1000℃の
温度で行うような二酸化シリコンの化学的気相付着によ
りシリコン基板１上に成長させることができる。
にｎウェル領域９を設けるプロセスを示す。ｎウェル領
域９は周知のイオン注入法または拡散法で形成すること
ができる。ウェルが基板と同じ極性を有する場合、ウェ
ルは基板への接点として働く。ｎウェル内に含まれる第
２の注入領域５０はｐ＋またはｎ＋ドーパント型のどち
らにすることもできる。ｎ＋注入の場合、領域５０はｎ
ウェルの接点として働く。ｐ＋注入の場合、領域５０お
よび９は（ｐ＋注入物とｎウェルの間に形成される）ｐ
−ｎダイオード、または（ｐ＋注入物とウェルと基板
（領域５０、９、１）から形成される）縦型バイポーラ
・トランジスタとして働く。これらの素子は接触、アナ
ログ機能、またはＥＳＤネットワーク、ＣＭＯＳまたは
ＢｉＣＭＯＳ回路用に用いることができる。シリコン用
の典型的なｎ型ドーパントはリンおよびヒ素である。シ
リコン用のｐ型ドーパントにはホウ素が含まれる。絶縁
層３がバルク・シリコン・ウエハ１上に形成される。適
当な絶縁層の例には二酸化シリコンおよび窒化シリコン
がある。酸化物層は、熱酸化法、あるいはガス混合物CO
2/SiH4/N2またはN2O/SiH4/N2を用いて約800〜1000℃の
温度で行うような二酸化シリコンの化学的気相付着によ
りシリコン基板１上に成長させることができる。
【００３１】この分離層３は埋め込み絶縁層と呼ぶこと
ができる。
ができる。
【００３２】次に、シリコンなどの上部半導体基板材料
４を分離層３の上に形成することができる。たとえば、
シリコン層４を気固または異質反応系により成長させる
ことができる。特に、そのような反応系は、水素、ケイ
素および塩素を含むことが好ましい。典型的な系は、シ
ルベストリ（Silvesteri）およびタン（Tang）の「Repr
oducible Technique for Simultaneous Deposition of
Poly-Epi on Oxide-Silicon」、IBM Technical Disclos
ure Bulletin、Volume 23、No.2、July 1980、pp. 810-
820 で開示されているようなSiCl4とH2の組み合わせで
あり、その開示を参照により本明細書に合体する。シリ
コン層４は、所望の構造に応じてｎ型またはｐ型にドー
プすることができる。ドーピングはイオン注入または熱
拡散によって行うことができる。図１にはｎ＋ドーピン
グ１０を示す。
４を分離層３の上に形成することができる。たとえば、
シリコン層４を気固または異質反応系により成長させる
ことができる。特に、そのような反応系は、水素、ケイ
素および塩素を含むことが好ましい。典型的な系は、シ
ルベストリ（Silvesteri）およびタン（Tang）の「Repr
oducible Technique for Simultaneous Deposition of
Poly-Epi on Oxide-Silicon」、IBM Technical Disclos
ure Bulletin、Volume 23、No.2、July 1980、pp. 810-
820 で開示されているようなSiCl4とH2の組み合わせで
あり、その開示を参照により本明細書に合体する。シリ
コン層４は、所望の構造に応じてｎ型またはｐ型にドー
プすることができる。ドーピングはイオン注入または熱
拡散によって行うことができる。図１にはｎ＋ドーピン
グ１０を示す。
【００３３】次に、誘電層５を、能動デバイス、図１の
場合にはゲート６と共に上部半導体基板層４上に形成す
る。ゲート６は、たとえば、化学的気相付着により多結
晶シリコン層を付着させ、続いていくつかの方法のうち
の１つでヒ素、リン、アンチモンなどのｎ型ドーパント
でドープすることによって形成することができる。ポリ
シリコン上に厚い追加の二酸化シリコン層を化学的気相
付着などによって付着することができる。これは多結晶
材料を画定する助けとなるエッチング・マスクとして働
く。酸化物７が側面に残っているゲート６は周知の技術
で画定することができる。たとえば、既知のリソグラフ
ィ・マスキングおよびエッチング技術に用いられるタイ
プのレジスト材料層などのゲート・パターン決定層を酸
化物の表面の上に配置することができる。当技術分野で
周知の感光性重合性レジスト材料のいずれかを使用する
ことができる。レジスト材料はスピンオンやスプレイ・
コーティングなどによって塗布することができる。
場合にはゲート６と共に上部半導体基板層４上に形成す
る。ゲート６は、たとえば、化学的気相付着により多結
晶シリコン層を付着させ、続いていくつかの方法のうち
の１つでヒ素、リン、アンチモンなどのｎ型ドーパント
でドープすることによって形成することができる。ポリ
シリコン上に厚い追加の二酸化シリコン層を化学的気相
付着などによって付着することができる。これは多結晶
材料を画定する助けとなるエッチング・マスクとして働
く。酸化物７が側面に残っているゲート６は周知の技術
で画定することができる。たとえば、既知のリソグラフ
ィ・マスキングおよびエッチング技術に用いられるタイ
プのレジスト材料層などのゲート・パターン決定層を酸
化物の表面の上に配置することができる。当技術分野で
周知の感光性重合性レジスト材料のいずれかを使用する
ことができる。レジスト材料はスピンオンやスプレイ・
コーティングなどによって塗布することができる。
【００３４】レジスト材料層は、塗布した後に光リソグ
ラフィ・マスクを用いて選択的に紫外線で露光させるこ
とができる。このマスクはゲートを画定するための所定
のパターンの不透明部分を有する透明材料を有する。次
に、マスクを付けたウエハに紫外線を照射し、マスクの
透明領域の下にあるレジスト材料の部分を重合させる。
次に二酸化シリコンとフォトレジスト材料を部分的に除
去し、続いて所望のゲート領域以外のポリシリコン部分
を除去する。次に、フォトレジスト材料の残った部分と
ゲート領域の上の二酸化シリコン材料を除去する。
ラフィ・マスクを用いて選択的に紫外線で露光させるこ
とができる。このマスクはゲートを画定するための所定
のパターンの不透明部分を有する透明材料を有する。次
に、マスクを付けたウエハに紫外線を照射し、マスクの
透明領域の下にあるレジスト材料の部分を重合させる。
次に二酸化シリコンとフォトレジスト材料を部分的に除
去し、続いて所望のゲート領域以外のポリシリコン部分
を除去する。次に、フォトレジスト材料の残った部分と
ゲート領域の上の二酸化シリコン材料を除去する。
【００３５】次に、絶縁層５を形成する。この絶縁層は
アセンブリ上に成長または付着させることができる。こ
れは二酸化シリコンでよく、化学的気相付着で調製する
ことができる。
アセンブリ上に成長または付着させることができる。こ
れは二酸化シリコンでよく、化学的気相付着で調製する
ことができる。
【００３６】次に、上部半導体基板４上の能動デバイス
とＳＯＩバルク基板１中の能動デバイスの間に接触トレ
ンチ１１を画定する。トレンチは周知のリソグラフィ手
段で画定することができる。具体的には、酸化物層５上
に感光性材料を塗布し、続いて感光性材料を通常通り画
定し現像を行ってトレンチが形成される領域を画定する
ことができる。次に、フォトレジスト材料除去により露
出した部分をエフラス（Ephrath）の米国特許第4283249
号に開示されているような反応性イオン・エッチング等
の周知の方法のいずれかによりエッチングすることがで
きる。同特許の開示を参照により本明細書に合体する。
具体的には、フルオロカーボンと水素を供給することの
できる気体とを含む気体混合物を使って二酸化シリコン
をエッチングすることができる。あるいは、緩衝フッ化
水素酸などの液状化学組成物を使って二酸化シリコンを
溶解することもできる。次に、ポッジ（Pogge）の米国
特許第4256514号に開示されているような反応性イオン
・プロセスを使って露出したシリコン層をエッチングす
ることができる。同特許の開示を参照により本明細書に
合体する。
とＳＯＩバルク基板１中の能動デバイスの間に接触トレ
ンチ１１を画定する。トレンチは周知のリソグラフィ手
段で画定することができる。具体的には、酸化物層５上
に感光性材料を塗布し、続いて感光性材料を通常通り画
定し現像を行ってトレンチが形成される領域を画定する
ことができる。次に、フォトレジスト材料除去により露
出した部分をエフラス（Ephrath）の米国特許第4283249
号に開示されているような反応性イオン・エッチング等
の周知の方法のいずれかによりエッチングすることがで
きる。同特許の開示を参照により本明細書に合体する。
具体的には、フルオロカーボンと水素を供給することの
できる気体とを含む気体混合物を使って二酸化シリコン
をエッチングすることができる。あるいは、緩衝フッ化
水素酸などの液状化学組成物を使って二酸化シリコンを
溶解することもできる。次に、ポッジ（Pogge）の米国
特許第4256514号に開示されているような反応性イオン
・プロセスを使って露出したシリコン層をエッチングす
ることができる。同特許の開示を参照により本明細書に
合体する。
【００３７】次に、反応性イオン・エッチングなどを使
って酸化物層３をエッチングして、トレンチを完成させ
る。
って酸化物層３をエッチングして、トレンチを完成させ
る。
【００３８】次に、トレンチ１１を金属タイプ高導電性
電気相互接続材料１２（図２参照）で充填して、埋め込
み酸化物の上と下またはその内部のデバイス間に電気相
互接続を提供する。電気相互接続にはタングステン、
銅、アルミニウムなどの金属、ならびに高ドープ多結晶
シリコンを含むことができる。トレンチは、エフラス
（Ephrath）他の米国特許第4473598号に開示される技術
により、高ドープ多結晶シリコンで充填することができ
る。同特許の開示を参照により本明細書に合体する。金
属は化学的気相付着によりまたは適当なサイズの金属線
を形成することにより提供することができる。金属の場
合、接着を強化するために、通常はチタンやタンタル１
３などの中間層を酸化物およびシリコン層とタングステ
ン、銅、またはアルミニウムとの間に提供する。たとえ
ば、タングステンおよびアルミニウムを使用する場合、
通常はチタン・クラッドを使用する。銅を使用する場
合、通常はタンタル・クラッドを使用する。
電気相互接続材料１２（図２参照）で充填して、埋め込
み酸化物の上と下またはその内部のデバイス間に電気相
互接続を提供する。電気相互接続にはタングステン、
銅、アルミニウムなどの金属、ならびに高ドープ多結晶
シリコンを含むことができる。トレンチは、エフラス
（Ephrath）他の米国特許第4473598号に開示される技術
により、高ドープ多結晶シリコンで充填することができ
る。同特許の開示を参照により本明細書に合体する。金
属は化学的気相付着によりまたは適当なサイズの金属線
を形成することにより提供することができる。金属の場
合、接着を強化するために、通常はチタンやタンタル１
３などの中間層を酸化物およびシリコン層とタングステ
ン、銅、またはアルミニウムとの間に提供する。たとえ
ば、タングステンおよびアルミニウムを使用する場合、
通常はチタン・クラッドを使用する。銅を使用する場
合、通常はタンタル・クラッドを使用する。
【００３９】図２は、ゲート構造６または他のＣＭＯＳ
デバイスなどのデバイスとバルク能動デバイスとの間の
電気相互接続を示す。
デバイスなどのデバイスとバルク能動デバイスとの間の
電気相互接続を示す。
【００４０】図３および４は、本発明の別の実施形態と
して、上部シリコン層内に分離トレンチ１４を形成する
プロセスを示す。この場合、用いられる手順は、最初に
ｎ型ウェル９など上記で論じた能動デバイスをＳＯＩバ
ルク・シリコン内に形成するステップを含む。続いて、
ボンダー（Bondur）他の米国特許第4104086号に開示さ
れるような周知の技術を用いて、上部シリコン層４中に
分離トレンチ１４を形成する。同特許の開示を参照によ
り本明細書に合体する。次に、絶縁トレンチを酸化物ま
たは誘電体で充填し、続いてシリコン表面に合わせて平
面化を行う。分離トレンチを形成するもう一つの技術
が、クローニン（Cronin）他の米国特許第5312777号に
開示されている。同特許の開示を参照により本明細書に
合体する。この技術では、接点ホール内に接点を周囲の
膜から電気的に分離するスペーサを形成する。この技術
は、相互接続をシリコン上部層から分離するスペーサを
相互接続構造中に形成するために用いることができる。
して、上部シリコン層内に分離トレンチ１４を形成する
プロセスを示す。この場合、用いられる手順は、最初に
ｎ型ウェル９など上記で論じた能動デバイスをＳＯＩバ
ルク・シリコン内に形成するステップを含む。続いて、
ボンダー（Bondur）他の米国特許第4104086号に開示さ
れるような周知の技術を用いて、上部シリコン層４中に
分離トレンチ１４を形成する。同特許の開示を参照によ
り本明細書に合体する。次に、絶縁トレンチを酸化物ま
たは誘電体で充填し、続いてシリコン表面に合わせて平
面化を行う。分離トレンチを形成するもう一つの技術
が、クローニン（Cronin）他の米国特許第5312777号に
開示されている。同特許の開示を参照により本明細書に
合体する。この技術では、接点ホール内に接点を周囲の
膜から電気的に分離するスペーサを形成する。この技術
は、相互接続をシリコン上部層から分離するスペーサを
相互接続構造中に形成するために用いることができる。
【００４１】図３に示すように絶縁体１４を設けた後、
上記の順序に従ってデバイスを製作し、図４に示す構造
を形成する。次に、示された表面に垂直な平面内に製作
したデバイスへの接点を作ることができる。
上記の順序に従ってデバイスを製作し、図４に示す構造
を形成する。次に、示された表面に垂直な平面内に製作
したデバイスへの接点を作ることができる。
【００４２】上記のように、ウェル領域９は領域１内に
含まれる第２の領域５０を含むことができる。バルク・
デバイスの機能はその３つの領域のドーパントの極性に
依存する。領域９、領域５０、および領域１が同じであ
る場合、それはバルク電気接点または熱接点である。領
域９および領域５０が同じで、領域１が逆である場合、
これはダイオードである。領域９および領域１が同じ
で、領域５０が逆である場合、これはダイオードであ
る。領域５０および領域１が同じで、領域９が逆である
場合、これはバイポーラ・トランジスタである。
含まれる第２の領域５０を含むことができる。バルク・
デバイスの機能はその３つの領域のドーパントの極性に
依存する。領域９、領域５０、および領域１が同じであ
る場合、それはバルク電気接点または熱接点である。領
域９および領域５０が同じで、領域１が逆である場合、
これはダイオードである。領域９および領域１が同じ
で、領域５０が逆である場合、これはダイオードであ
る。領域５０および領域１が同じで、領域９が逆である
場合、これはバイポーラ・トランジスタである。
【００４３】図５は、基板２０内の能動領域２１がドー
プした能動層２３と相互接続されている本発明による構
造を示す。基板２３および２０は埋め込み絶縁層２２に
よって分離されている。層領域２４および２５の上に
は、同一または逆の極性の注入物、たとえばソース／ド
レインＭＯＳＦＥＴ注入物がある。電気相互接続２６
は、たとえば絶縁体２７および上部絶縁体２８によって
部分的に分離される。
プした能動層２３と相互接続されている本発明による構
造を示す。基板２３および２０は埋め込み絶縁層２２に
よって分離されている。層領域２４および２５の上に
は、同一または逆の極性の注入物、たとえばソース／ド
レインＭＯＳＦＥＴ注入物がある。電気相互接続２６
は、たとえば絶縁体２７および上部絶縁体２８によって
部分的に分離される。
【００４４】領域２１は、バルク基板２０と同じまたは
逆の極性の少なくとも一つの注入物とすることができ
る。この構造の機能は３つの領域のドーパントの極性に
依存する。領域２３、領域２１、および領域２０が同じ
である場合、これはバルク電気接点または熱接点であ
る。この場合、これはまたＳＯＩ ＭＯＳＦＥＴ「ボデ
ィ接点」として働く。領域２３、および領域２１が同じ
で、領域２０が逆である場合、ＳＯＩ ＭＯＳＦＥＴ本
体と領域２１はバルク基板に対するダイオードを形成す
る。第２の場合、ダイオードは回路応用例、電圧クラン
プ、ＥＳＤ保護、およびその他の回路機能用に使用する
ことができる。
逆の極性の少なくとも一つの注入物とすることができ
る。この構造の機能は３つの領域のドーパントの極性に
依存する。領域２３、領域２１、および領域２０が同じ
である場合、これはバルク電気接点または熱接点であ
る。この場合、これはまたＳＯＩ ＭＯＳＦＥＴ「ボデ
ィ接点」として働く。領域２３、および領域２１が同じ
で、領域２０が逆である場合、ＳＯＩ ＭＯＳＦＥＴ本
体と領域２１はバルク基板に対するダイオードを形成す
る。第２の場合、ダイオードは回路応用例、電圧クラン
プ、ＥＳＤ保護、およびその他の回路機能用に使用する
ことができる。
【００４５】図６は、相互接続２６がシリコン２３の上
までずっと延びること、および絶縁２８を含まないこと
以外は、図５に示した構造に類似の構造を示す。図６の
構造はＳＯＩ ＭＯＳＦＥＴ本体およびバルク・デバイ
スへの上部接点を提供する。その結果、これはＭＯＳＦ
ＥＴ「ボディ」接点およびバルク・デバイス接点として
働く。領域２１の極性が領域２０と同じである場合、こ
れはＭＯＳＦＥＴボディ接点としてもバルク接点として
も働く。
までずっと延びること、および絶縁２８を含まないこと
以外は、図５に示した構造に類似の構造を示す。図６の
構造はＳＯＩ ＭＯＳＦＥＴ本体およびバルク・デバイ
スへの上部接点を提供する。その結果、これはＭＯＳＦ
ＥＴ「ボディ」接点およびバルク・デバイス接点として
働く。領域２１の極性が領域２０と同じである場合、こ
れはＭＯＳＦＥＴボディ接点としてもバルク接点として
も働く。
【００４６】導電性領域３２はＳＯＩ ＭＯＳＦＥＴの
第２ゲートとして働く。この場合、導電性領域３２はＳ
ＯＩ ＭＯＳＦＥＴチャネル領域の下に配置し、ゲート
絶縁体は導電性領域３２の上の膜３５と埋め込み酸化物
領域３５の間に形成しなければならない。この第２のゲ
ートは改良されたＳＯＩ ＭＯＳＦＥＴの特性を達成す
る。導電性領域３２は、下のバルク内の厚いバルク酸化
物ＭＯＳＦＥＴ用のゲートとしても働くことができる。
この場合、ゲート誘電体は導電膜３２の下の埋め込み酸
化物領域である。
第２ゲートとして働く。この場合、導電性領域３２はＳ
ＯＩ ＭＯＳＦＥＴチャネル領域の下に配置し、ゲート
絶縁体は導電性領域３２の上の膜３５と埋め込み酸化物
領域３５の間に形成しなければならない。この第２のゲ
ートは改良されたＳＯＩ ＭＯＳＦＥＴの特性を達成す
る。導電性領域３２は、下のバルク内の厚いバルク酸化
物ＭＯＳＦＥＴ用のゲートとしても働くことができる。
この場合、ゲート誘電体は導電膜３２の下の埋め込み酸
化物領域である。
【００４７】図７は、基板３０の上の埋め込み絶縁層３
１中に埋め込まれた導体３２を相互接続体３３に相互接
続するための構造を示す。相互接続体３３はこの図の面
に垂直な位置による能動デバイス（図示せず）に接続す
ることができる。前記のように、絶縁層３４は相互接続
体３３を上部シリコン基板３５から完全に分離する。さ
らに、絶縁体３６は相互接続導体３３を基板３５の上面
から分離する。図７の特定の形状はＳＩＢＯＮＤプロセ
スを用いて製作することができる。ＳＩＢＯＮＤプロセ
スでは、それぞれ酸化物層を有する２枚のウエハを一緒
に焼製して、その酸化物層を互いに接触させる。具体的
には、酸化物がその上に形成された第１のシリコン基板
をエッチングして、ビアまたはコンジットを形成し、そ
の後それを充填して導体３２を形成する。次に、酸化物
層をその上に有するシリコン・ウエハを隣接する酸化物
層と接触させ、２枚のシリコン・ウエハの間に酸化物の
サンドイッチを形成する。その構造を次に約1300℃ない
し約1400℃の温度で数時間焼成し、その後、上部シリコ
ン層３５を研磨にかけてその厚みを減らす。この後、デ
バイスの残り部分を上記の方法で製作する。導体３２は
バック・ゲートまたは配線レベルへの接点として働き、
導体３２はこの図の面に垂直に位置する能動デバイス
（図示せず）に接続することができる。
１中に埋め込まれた導体３２を相互接続体３３に相互接
続するための構造を示す。相互接続体３３はこの図の面
に垂直な位置による能動デバイス（図示せず）に接続す
ることができる。前記のように、絶縁層３４は相互接続
体３３を上部シリコン基板３５から完全に分離する。さ
らに、絶縁体３６は相互接続導体３３を基板３５の上面
から分離する。図７の特定の形状はＳＩＢＯＮＤプロセ
スを用いて製作することができる。ＳＩＢＯＮＤプロセ
スでは、それぞれ酸化物層を有する２枚のウエハを一緒
に焼製して、その酸化物層を互いに接触させる。具体的
には、酸化物がその上に形成された第１のシリコン基板
をエッチングして、ビアまたはコンジットを形成し、そ
の後それを充填して導体３２を形成する。次に、酸化物
層をその上に有するシリコン・ウエハを隣接する酸化物
層と接触させ、２枚のシリコン・ウエハの間に酸化物の
サンドイッチを形成する。その構造を次に約1300℃ない
し約1400℃の温度で数時間焼成し、その後、上部シリコ
ン層３５を研磨にかけてその厚みを減らす。この後、デ
バイスの残り部分を上記の方法で製作する。導体３２は
バック・ゲートまたは配線レベルへの接点として働き、
導体３２はこの図の面に垂直に位置する能動デバイス
（図示せず）に接続することができる。
【００４８】図８は、相互接続導体３３が上部基板３５
の上面に延び、図７の構造のように基板３５の上面から
分離されていないこと以外は図７の構造に類似した構造
を示す。この場合、一適用例は導電性領域３２にバイア
スをかけることのできる能力である。このようにして、
バックゲートにバイアスをかけて、上部のゲートと底部
のゲートを使用する改良されたＳＯＩ ＭＯＳＦＥＴ特
性を達成することができる。
の上面に延び、図７の構造のように基板３５の上面から
分離されていないこと以外は図７の構造に類似した構造
を示す。この場合、一適用例は導電性領域３２にバイア
スをかけることのできる能力である。このようにして、
バックゲートにバイアスをかけて、上部のゲートと底部
のゲートを使用する改良されたＳＯＩ ＭＯＳＦＥＴ特
性を達成することができる。
【００４９】図９は、分離領域３４が上部シリコン基板
層３５の底部まで延びていず、相互接続体３３とドープ
したシリコン層３５の領域と導体３２との間の電気接触
が可能になること以外は図８の構造に類似している。こ
の場合、一適用例は、導電性領域３２を本体３５に接続
することであり、ＭＯＳＦＥＴのゲートと本体の相互接
続を提供する。これは、デバイスのゲートと本体が互い
に接続された動的閾値ＭＯＳＦＥＴ（ＤＴＭＯＳデバイ
ス）に適用される。
層３５の底部まで延びていず、相互接続体３３とドープ
したシリコン層３５の領域と導体３２との間の電気接触
が可能になること以外は図８の構造に類似している。こ
の場合、一適用例は、導電性領域３２を本体３５に接続
することであり、ＭＯＳＦＥＴのゲートと本体の相互接
続を提供する。これは、デバイスのゲートと本体が互い
に接続された動的閾値ＭＯＳＦＥＴ（ＤＴＭＯＳデバイ
ス）に適用される。
【００５０】図１０は、相互接続体３３が導体３２とシ
リコン基板３０の能動領域４０まで延びて接続すること
以外は図８に類似する。この場合、一適用例は、導電性
領域３２をバルク・デバイスに接続することである。領
域３３のドーパントがバルク領域３０と同じ場合、適用
例はバック・ゲート導電膜を接地できる能力である。領
域３３のドーパントがバルク領域３０とは逆の場合、一
適用例はバック・ゲート導電膜３２をダイオード構造に
接続できる能力である。これはバック・ゲート構造の帯
電を防止するためのゲートタイ・ダウンに適用される。
リコン基板３０の能動領域４０まで延びて接続すること
以外は図８に類似する。この場合、一適用例は、導電性
領域３２をバルク・デバイスに接続することである。領
域３３のドーパントがバルク領域３０と同じ場合、適用
例はバック・ゲート導電膜を接地できる能力である。領
域３３のドーパントがバルク領域３０とは逆の場合、一
適用例はバック・ゲート導電膜３２をダイオード構造に
接続できる能力である。これはバック・ゲート構造の帯
電を防止するためのゲートタイ・ダウンに適用される。
【００５１】図１１は、分離３４が上部シリコン基板の
底部まで延びていず、半導体基板３５と導体３３と能動
領域３２の間の相互接続が相互接続体３３によって可能
であること以外は図１０の構造に類似した構造を示す。
この場合、一適用例は、導電性領域３２をバルク・デバ
イスおよびＭＯＳＦＥＴ３５の本体に接続することであ
る。領域４０のドーパントがバルク領域３０と同じ場
合、適用例はバック・ゲート導電膜３２およびシリコン
膜３５を接地できる能力である。領域４０のドーパント
がバルク領域３０とは逆の場合、適用例はバックゲート
導電膜および膜３５をバルク・ダイオード構造に接続で
きる能力である。これは動的閾値ＳＯＩＭＯＳＦＥＴ
ＥＳＤネットワーク、過電圧、充電、および他の回路応
用例に適用される。
底部まで延びていず、半導体基板３５と導体３３と能動
領域３２の間の相互接続が相互接続体３３によって可能
であること以外は図１０の構造に類似した構造を示す。
この場合、一適用例は、導電性領域３２をバルク・デバ
イスおよびＭＯＳＦＥＴ３５の本体に接続することであ
る。領域４０のドーパントがバルク領域３０と同じ場
合、適用例はバック・ゲート導電膜３２およびシリコン
膜３５を接地できる能力である。領域４０のドーパント
がバルク領域３０とは逆の場合、適用例はバックゲート
導電膜および膜３５をバルク・ダイオード構造に接続で
きる能力である。これは動的閾値ＳＯＩＭＯＳＦＥＴ
ＥＳＤネットワーク、過電圧、充電、および他の回路応
用例に適用される。
【００５２】本発明により無数の異なる構造を創出でき
ることが理解できよう。また導体３２に隣接する分離３
４が導体３３の片側にのみ延びる種々の構造を創出でき
ることを理解されたい。
ることが理解できよう。また導体３２に隣接する分離３
４が導体３３の片側にのみ延びる種々の構造を創出でき
ることを理解されたい。
【００５３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５４】（１）バルク能動デバイスおよびＳＯＩデ
バイスと、前記バルク能動デバイスと前記ＳＯＩデバイ
スとを電気的に相互接続する導電性スタッドとを備える
ＳＯＩ半導体デバイス。 （２）前記導電性スタッドが、タングステン、銅、アル
ミニウム、高ドープ多結晶シリコンからなる群から選択
された高導電性導電材料である、上記（１）に記載のＳ
ＯＩ半導体デバイス。 （３）絶縁体が二酸化シリコンである、上記（１）に記
載のＳＯＩ半導体デバイス。 （４）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料の上面に延びる、上記（１）に記載のＳ
ＯＩ半導体デバイス。 （５）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料の上面から電気的に分離されている、上
記（１）に記載のＳＯＩ半導体デバイス。 （６）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料から電気的に分離されている、上記
（１）に記載のＳＯＩ半導体デバイス。 （７）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料から部分的にのみ電気的に分離されてい
る、上記（１）に記載のＳＯＩ半導体デバイス。 （８）能動デバイス領域をその中に有するシリコン基板
と、上記シリコン基板の上に配置された埋め込み二酸化
シリコン絶縁体層と、前記埋め込み二酸化シリコン絶縁
体層の上に配置された能動デバイス領域を有する上部シ
リコン層と、前記シリコン基板内の能動領域を前記埋め
込み二酸化シリコンの上の能動デバイス領域に相互接続
する導電性スタッドと、前記スタッドを前記上部シリコ
ン層から少なくとも部分的に電気絶縁する絶縁体とを備
える、上記（１）に記載のＳＯＩ半導体デバイス。 （９）前記スタッドを前記上部シリコン層の上面から電
気的に分離する絶縁体をさらに含む、上記（８）に記載
のＳＯＩ半導体デバイス。 （１０）前記スタッドが前記上部シリコン層の上面に延
びる、上記（８）に記載のＳＯＩ半導体デバイス。 （１１）シリコン基板と、前記シリコン基板の上にあ
り、導電性領域をその中に有する埋め込み二酸化シリコ
ン絶縁体層と、前記埋め込み二酸化シリコン絶縁体層の
上に配置された能動デバイス領域を有する上部シリコン
層と、前記埋め込み二酸化シリコン絶縁体層中に配置さ
れた導電性領域を前記埋め込み二酸化シリコンの上の能
動デバイス領域に電気的に相互接続する導電性スタッド
と、前記スタッドを前記上部シリコン層から少なくとも
部分的に電気的に絶縁する絶縁体とを含む、上記（１）
に記載のＳＯＩ半導体デバイス。 （１２）前記スタッドを前記上部シリコン層の上面から
電気的に分離する絶縁体をさらに含む、上記（１１）に
記載のＳＯＩ半導体デバイス。 （１３）前記スタッドが前記上部シリコン層の上面に延
びる、上記（１１）に記載のＳＯＩ半導体デバイス。 （１４）能動領域をその中に有するシリコン基板と、前
記シリコン基板の上に配置され、導電性領域をその中に
有する埋め込み二酸化シリコン層と、前記埋め込み二酸
化シリコン絶縁体層の上に配置された能動デバイス領域
を有する上部シリコン層と、前記埋め込み二酸化シリコ
ン絶縁体層中に配置された前記導電性領域を前記シリコ
ン基板内の能動領域に相互接続する導電性スタッドと、
前記スタッドを前記上部シリコン層から少なくとも部分
的に電気的に絶縁する絶縁体とを含む、上記（１）に記
載のＳＯＩ半導体デバイス。 （１５）前記スタッドが前記上部シリコン層の上面に延
びる、上記（１４）に記載のＳＯＩ半導体デバイス。 （１６）前記スタッドが前記上部シリコン層内の能動デ
バイス領域をも相互接続する、上記（１４）に記載のＳ
ＯＩ半導体デバイス。 （１７）ＳＯＩ半導体デバイス中のバルク能動デバイス
とＳＯＩデバイスとの間の電気的相互接続を製作し形成
する方法であって、 ａ）ＳＯＩバルク基板内に能動デバイスを設けるステッ
プと、 ｂ）前記ＳＯＩバルク基板の上に上部半導体基板材料を
設けるステップと、 ｃ）前記上部半導体基板材料上に能動デバイスを設ける
ステップと、 ｄ）前記上部半導体基板上に誘電体層を設けるステップ
と、 ｅ）上部半導体基板材料上の能動デバイスと前記ＳＯＩ
バルク基板内の能動デバイスとの間に接触トレンチを画
定するステップと、 ｆ）前記トレンチ内に金属タイプの高導電性電気相互接
続材料を付着させて前記電気相互接続を設けるステップ
とを含む方法。 （１８）前記高導電性電気相互接続材料が、タングステ
ン、銅、アルミニウム、および高ドープ多結晶シリコン
からなる群から選択される、上記（１７）に記載の方
法。 （１９）前記誘電体層が二酸化シリコンである、上記
（１７）に記載の方法。 （２０）電気相互接続を上部半導体層から少なくとも部
分的に分離するために絶縁体を設けるステップをさらに
含む、上記（１７）に記載の方法。 （２１）上部半導体層から電気相互接続を少なくとも部
分的に分離するために絶縁体を設ける前記ステップをス
テップｂとステップｃとの間に実施する、上記（２０）
に記載の方法。 （２２）上記（２０）に記載の方法によって得られるＳ
ＯＩ半導体デバイス。 （２３）上記（１７）に記載の方法によって得られるＳ
ＯＩ半導体デバイス。
バイスと、前記バルク能動デバイスと前記ＳＯＩデバイ
スとを電気的に相互接続する導電性スタッドとを備える
ＳＯＩ半導体デバイス。 （２）前記導電性スタッドが、タングステン、銅、アル
ミニウム、高ドープ多結晶シリコンからなる群から選択
された高導電性導電材料である、上記（１）に記載のＳ
ＯＩ半導体デバイス。 （３）絶縁体が二酸化シリコンである、上記（１）に記
載のＳＯＩ半導体デバイス。 （４）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料の上面に延びる、上記（１）に記載のＳ
ＯＩ半導体デバイス。 （５）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料の上面から電気的に分離されている、上
記（１）に記載のＳＯＩ半導体デバイス。 （６）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料から電気的に分離されている、上記
（１）に記載のＳＯＩ半導体デバイス。 （７）前記導電性スタッドが前記半導体デバイスの上部
半導体基板材料から部分的にのみ電気的に分離されてい
る、上記（１）に記載のＳＯＩ半導体デバイス。 （８）能動デバイス領域をその中に有するシリコン基板
と、上記シリコン基板の上に配置された埋め込み二酸化
シリコン絶縁体層と、前記埋め込み二酸化シリコン絶縁
体層の上に配置された能動デバイス領域を有する上部シ
リコン層と、前記シリコン基板内の能動領域を前記埋め
込み二酸化シリコンの上の能動デバイス領域に相互接続
する導電性スタッドと、前記スタッドを前記上部シリコ
ン層から少なくとも部分的に電気絶縁する絶縁体とを備
える、上記（１）に記載のＳＯＩ半導体デバイス。 （９）前記スタッドを前記上部シリコン層の上面から電
気的に分離する絶縁体をさらに含む、上記（８）に記載
のＳＯＩ半導体デバイス。 （１０）前記スタッドが前記上部シリコン層の上面に延
びる、上記（８）に記載のＳＯＩ半導体デバイス。 （１１）シリコン基板と、前記シリコン基板の上にあ
り、導電性領域をその中に有する埋め込み二酸化シリコ
ン絶縁体層と、前記埋め込み二酸化シリコン絶縁体層の
上に配置された能動デバイス領域を有する上部シリコン
層と、前記埋め込み二酸化シリコン絶縁体層中に配置さ
れた導電性領域を前記埋め込み二酸化シリコンの上の能
動デバイス領域に電気的に相互接続する導電性スタッド
と、前記スタッドを前記上部シリコン層から少なくとも
部分的に電気的に絶縁する絶縁体とを含む、上記（１）
に記載のＳＯＩ半導体デバイス。 （１２）前記スタッドを前記上部シリコン層の上面から
電気的に分離する絶縁体をさらに含む、上記（１１）に
記載のＳＯＩ半導体デバイス。 （１３）前記スタッドが前記上部シリコン層の上面に延
びる、上記（１１）に記載のＳＯＩ半導体デバイス。 （１４）能動領域をその中に有するシリコン基板と、前
記シリコン基板の上に配置され、導電性領域をその中に
有する埋め込み二酸化シリコン層と、前記埋め込み二酸
化シリコン絶縁体層の上に配置された能動デバイス領域
を有する上部シリコン層と、前記埋め込み二酸化シリコ
ン絶縁体層中に配置された前記導電性領域を前記シリコ
ン基板内の能動領域に相互接続する導電性スタッドと、
前記スタッドを前記上部シリコン層から少なくとも部分
的に電気的に絶縁する絶縁体とを含む、上記（１）に記
載のＳＯＩ半導体デバイス。 （１５）前記スタッドが前記上部シリコン層の上面に延
びる、上記（１４）に記載のＳＯＩ半導体デバイス。 （１６）前記スタッドが前記上部シリコン層内の能動デ
バイス領域をも相互接続する、上記（１４）に記載のＳ
ＯＩ半導体デバイス。 （１７）ＳＯＩ半導体デバイス中のバルク能動デバイス
とＳＯＩデバイスとの間の電気的相互接続を製作し形成
する方法であって、 ａ）ＳＯＩバルク基板内に能動デバイスを設けるステッ
プと、 ｂ）前記ＳＯＩバルク基板の上に上部半導体基板材料を
設けるステップと、 ｃ）前記上部半導体基板材料上に能動デバイスを設ける
ステップと、 ｄ）前記上部半導体基板上に誘電体層を設けるステップ
と、 ｅ）上部半導体基板材料上の能動デバイスと前記ＳＯＩ
バルク基板内の能動デバイスとの間に接触トレンチを画
定するステップと、 ｆ）前記トレンチ内に金属タイプの高導電性電気相互接
続材料を付着させて前記電気相互接続を設けるステップ
とを含む方法。 （１８）前記高導電性電気相互接続材料が、タングステ
ン、銅、アルミニウム、および高ドープ多結晶シリコン
からなる群から選択される、上記（１７）に記載の方
法。 （１９）前記誘電体層が二酸化シリコンである、上記
（１７）に記載の方法。 （２０）電気相互接続を上部半導体層から少なくとも部
分的に分離するために絶縁体を設けるステップをさらに
含む、上記（１７）に記載の方法。 （２１）上部半導体層から電気相互接続を少なくとも部
分的に分離するために絶縁体を設ける前記ステップをス
テップｂとステップｃとの間に実施する、上記（２０）
に記載の方法。 （２２）上記（２０）に記載の方法によって得られるＳ
ＯＩ半導体デバイス。 （２３）上記（１７）に記載の方法によって得られるＳ
ＯＩ半導体デバイス。
【図１】本発明による加工の異なる段階における構造の
概略図である。
概略図である。
【図２】本発明による加工の異なる段階における構造の
概略図である。
概略図である。
【図３】分離トレンチを用いる本発明の実施形態の異な
る段階における構造の概略図である。
る段階における構造の概略図である。
【図４】分離トレンチを用いる本発明の実施形態の異な
る段階における構造の概略図である。
る段階における構造の概略図である。
【図５】本発明による構造の等角図である。
【図６】本発明の他の実施形態の等角図である。
【図７】本発明の他の実施形態の概略図である。
【図８】本発明の他の実施形態の部分等角図である。
【図９】本発明の他の実施形態の部分等角図である。
【図１０】本発明の他の実施形態の部分等角図である。
【図１１】本発明の他の実施形態の部分等角図である。
１ ウエハ ３ 絶縁層 ４ 基板 ５ 誘電層 ６ ゲート ７ 酸化物 ９ ウェル １１ トレンチ １２ 相互接続 １４ トレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・エイチ・ヴォールドマン アメリカ合衆国05403 バーモント州サウ ス・バーリントン オールド・ファーム・ ロード 75
Claims (23)
- 【請求項１】バルク能動デバイスおよびＳＯＩデバイス
と、前記バルク能動デバイスと前記ＳＯＩデバイスとを
電気的に相互接続する導電性スタッドとを備えるＳＯＩ
半導体デバイス。 - 【請求項２】前記導電性スタッドが、タングステン、
銅、アルミニウム、高ドープ多結晶シリコンからなる群
から選択された高導電性導電材料である、請求項１に記
載のＳＯＩ半導体デバイス。 - 【請求項３】絶縁体が二酸化シリコンである、請求項１
に記載のＳＯＩ半導体デバイス。 - 【請求項４】前記導電性スタッドが前記半導体デバイス
の上部半導体基板材料の上面に延びる、請求項１に記載
のＳＯＩ半導体デバイス。 - 【請求項５】前記導電性スタッドが前記半導体デバイス
の上部半導体基板材料の上面から電気的に分離されてい
る、請求項１に記載のＳＯＩ半導体デバイス。 - 【請求項６】前記導電性スタッドが前記半導体デバイス
の上部半導体基板材料から電気的に分離されている、請
求項１に記載のＳＯＩ半導体デバイス。 - 【請求項７】前記導電性スタッドが前記半導体デバイス
の上部半導体基板材料から部分的にのみ電気的に分離さ
れている、請求項１に記載のＳＯＩ半導体デバイス。 - 【請求項８】能動デバイス領域をその中に有するシリコ
ン基板と、上記シリコン基板の上に配置された埋め込み
二酸化シリコン絶縁体層と、前記埋め込み二酸化シリコ
ン絶縁体層の上に配置された能動デバイス領域を有する
上部シリコン層と、前記シリコン基板内の能動領域を前
記埋め込み二酸化シリコンの上の能動デバイス領域に相
互接続する導電性スタッドと、前記スタッドを前記上部
シリコン層から少なくとも部分的に電気絶縁する絶縁体
とを備える、請求項１に記載のＳＯＩ半導体デバイス。 - 【請求項９】前記スタッドを前記上部シリコン層の上面
から電気的に分離する絶縁体をさらに含む、請求項８に
記載のＳＯＩ半導体デバイス。 - 【請求項１０】前記スタッドが前記上部シリコン層の上
面に延びる、請求項８に記載のＳＯＩ半導体デバイス。 - 【請求項１１】シリコン基板と、前記シリコン基板の上
にあり、導電性領域をその中に有する埋め込み二酸化シ
リコン絶縁体層と、前記埋め込み二酸化シリコン絶縁体
層の上に配置された能動デバイス領域を有する上部シリ
コン層と、前記埋め込み二酸化シリコン絶縁体層中に配
置された導電性領域を前記埋め込み二酸化シリコンの上
の能動デバイス領域に電気的に相互接続する導電性スタ
ッドと、前記スタッドを前記上部シリコン層から少なく
とも部分的に電気的に絶縁する絶縁体とを含む、請求項
１に記載のＳＯＩ半導体デバイス。 - 【請求項１２】前記スタッドを前記上部シリコン層の上
面から電気的に分離する絶縁体をさらに含む、請求項１
１に記載のＳＯＩ半導体デバイス。 - 【請求項１３】前記スタッドが前記上部シリコン層の上
面に延びる、請求項１１に記載のＳＯＩ半導体デバイ
ス。 - 【請求項１４】能動領域をその中に有するシリコン基板
と、前記シリコン基板の上に配置され、導電性領域をそ
の中に有する埋め込み二酸化シリコン層と、前記埋め込
み二酸化シリコン絶縁体層の上に配置された能動デバイ
ス領域を有する上部シリコン層と、前記埋め込み二酸化
シリコン絶縁体層中に配置された前記導電性領域を前記
シリコン基板内の能動領域に相互接続する導電性スタッ
ドと、前記スタッドを前記上部シリコン層から少なくと
も部分的に電気的に絶縁する絶縁体とを含む、請求項１
に記載のＳＯＩ半導体デバイス。 - 【請求項１５】前記スタッドが前記上部シリコン層の上
面に延びる、請求項１４に記載のＳＯＩ半導体デバイ
ス。 - 【請求項１６】前記スタッドが前記上部シリコン層内の
能動デバイス領域をも相互接続する、請求項１４に記載
のＳＯＩ半導体デバイス。 - 【請求項１７】ＳＯＩ半導体デバイス中のバルク能動デ
バイスとＳＯＩデバイスとの間の電気的相互接続を製作
し形成する方法であって、 ａ）ＳＯＩバルク基板内に能動デバイスを設けるステッ
プと、 ｂ）前記ＳＯＩバルク基板の上に上部半導体基板材料を
設けるステップと、 ｃ）前記上部半導体基板材料上に能動デバイスを設ける
ステップと、 ｄ）前記上部半導体基板上に誘電体層を設けるステップ
と、 ｅ）上部半導体基板材料上の能動デバイスと前記ＳＯＩ
バルク基板内の能動デバイスとの間に接触トレンチを画
定するステップと、 ｆ）前記トレンチ内に金属タイプの高導電性電気相互接
続材料を付着させて前記電気相互接続を設けるステップ
とを含む方法。 - 【請求項１８】前記高導電性電気相互接続材料が、タン
グステン、銅、アルミニウム、および高ドープ多結晶シ
リコンからなる群から選択される、請求項１７に記載の
方法。 - 【請求項１９】前記誘電体層が二酸化シリコンである、
請求項１７に記載の方法。 - 【請求項２０】電気相互接続を上部半導体層から少なく
とも部分的に分離するために絶縁体を設けるステップを
さらに含む、請求項１７に記載の方法。 - 【請求項２１】上部半導体層から電気相互接続を少なく
とも部分的に分離するために絶縁体を設ける前記ステッ
プをステップｂとステップｃとの間に実施する、請求項
２０に記載の方法。 - 【請求項２２】請求項２０に記載の方法によって得られ
るＳＯＩ半導体デバイス。 - 【請求項２３】請求項１７に記載の方法によって得られ
るＳＯＩ半導体デバイス。
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