JPH07176688A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07176688A JPH07176688A JP5319786A JP31978693A JPH07176688A JP H07176688 A JPH07176688 A JP H07176688A JP 5319786 A JP5319786 A JP 5319786A JP 31978693 A JP31978693 A JP 31978693A JP H07176688 A JPH07176688 A JP H07176688A
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- insulating film
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】
【目的】 性能、機能の相違する別々のトランジスタを
互いの近傍に容易に配置、集積する。 【構成】 第１の半導体基板３１上の第１の半導体素子
３３上に、第１の半導体素子３３の電極３５に対応した
スルーホール４４を有する絶縁膜４２を載せ、スルーホ
ール４３内にバイヤメタル４４を配置し、絶縁膜４２上
に第２の半導体基板３２下の第２の半導体素子３４をそ
の電極３８がバイヤメタル４４に接触するようにして形
成する。
互いの近傍に容易に配置、集積する。 【構成】 第１の半導体基板３１上の第１の半導体素子
３３上に、第１の半導体素子３３の電極３５に対応した
スルーホール４４を有する絶縁膜４２を載せ、スルーホ
ール４３内にバイヤメタル４４を配置し、絶縁膜４２上
に第２の半導体基板３２下の第２の半導体素子３４をそ
の電極３８がバイヤメタル４４に接触するようにして形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の素子
構造に関する。
構造に関する。
【０００２】
＜第１の従来例＞図７は第１の従来例として、同一基板
上に複数のトランジスタを配置した半導体集積回路を示
す断面図である。図７において、１は半導体基板、２は
第１のトランジスタ、３は第２のトランジスタ、４は前
記第１のトランジスタ２の電極、５は前記第２のトラン
ジスタ３の電極である。そして、複数のトランジスタ
２，３の電極４，５同士をスパッタリング等にて形成さ
れた薄膜配線等にて結線し、半導体集積回路を構成して
いた。
上に複数のトランジスタを配置した半導体集積回路を示
す断面図である。図７において、１は半導体基板、２は
第１のトランジスタ、３は第２のトランジスタ、４は前
記第１のトランジスタ２の電極、５は前記第２のトラン
ジスタ３の電極である。そして、複数のトランジスタ
２，３の電極４，５同士をスパッタリング等にて形成さ
れた薄膜配線等にて結線し、半導体集積回路を構成して
いた。
【０００３】＜第２の従来例＞図８は第２の従来例とし
て、半導体基板上に他の下地層としての半導体領域を形
成して、夫々の領域に別々のトランジスタを形成したも
のである。図８において、１１は半導体基板、１２は前
記半導体基板１１の上面に形成された他の下地層として
の半導体領域、１３は前記半導体基板１１上に形成され
た第１のトランジスタ、１４は前記半導体領域１２上に
形成された第２のトランジスタ、１５は前記第１のトラ
ンジスタ１３の電極、１６は前記第２のトランジスタ１
４の電極である。そして、両トランジスタ１３，１４の
電極１５，１６同士をスパッタリング等にて形成された
薄膜配線等にて結線し、半導体集積回路を構成してい
た。
て、半導体基板上に他の下地層としての半導体領域を形
成して、夫々の領域に別々のトランジスタを形成したも
のである。図８において、１１は半導体基板、１２は前
記半導体基板１１の上面に形成された他の下地層として
の半導体領域、１３は前記半導体基板１１上に形成され
た第１のトランジスタ、１４は前記半導体領域１２上に
形成された第２のトランジスタ、１５は前記第１のトラ
ンジスタ１３の電極、１６は前記第２のトランジスタ１
４の電極である。そして、両トランジスタ１３，１４の
電極１５，１６同士をスパッタリング等にて形成された
薄膜配線等にて結線し、半導体集積回路を構成してい
た。
【０００４】＜第３の従来例＞図９は第３の従来例とし
て、半導体基板上に他の下地層としての半導体領域を形
成して、夫々の領域に別々のトランジスタを形成したも
のである。図９において、２１は一部に堀込みを有する
半導体基板、２２は前記半導体基板２１の掘込みに埋没
するよう形成された他の下地層としての半導体領域、２
３は前記半導体基板２１上に形成された第１のトランジ
スタ、２４は前記半導体領域２２上に形成された第２の
トランジスタ、２５は前記第１のトランジスタ２３の電
極、２６は前記第２のトランジスタ２４の電極である。
そして、両トランジスタ２３，２４の電極２５，２６同
士をスパッタリング等にて形成された薄膜配線等にて結
線し、半導体集積回路を構成していた。
て、半導体基板上に他の下地層としての半導体領域を形
成して、夫々の領域に別々のトランジスタを形成したも
のである。図９において、２１は一部に堀込みを有する
半導体基板、２２は前記半導体基板２１の掘込みに埋没
するよう形成された他の下地層としての半導体領域、２
３は前記半導体基板２１上に形成された第１のトランジ
スタ、２４は前記半導体領域２２上に形成された第２の
トランジスタ、２５は前記第１のトランジスタ２３の電
極、２６は前記第２のトランジスタ２４の電極である。
そして、両トランジスタ２３，２４の電極２５，２６同
士をスパッタリング等にて形成された薄膜配線等にて結
線し、半導体集積回路を構成していた。
【０００５】
【発明が解決しようとする課題】第１の従来例では、全
てのトランジスタ２，３を同一の半導体基板１上に形成
するため、両トランジスタ２，３が半導体基板１の特性
によって影響を受けてしまうため、いずれか一方のトラ
ンジスタの性能、機能を、他方のトランジスタの性能、
機能と相違させることが不可能となる。
てのトランジスタ２，３を同一の半導体基板１上に形成
するため、両トランジスタ２，３が半導体基板１の特性
によって影響を受けてしまうため、いずれか一方のトラ
ンジスタの性能、機能を、他方のトランジスタの性能、
機能と相違させることが不可能となる。
【０００６】第２および第３の従来例では、半導体基板
１１，２１上に他の下地層としての半導体領域１２，２
２を形成し、夫々に別々のトランジスタ１３，１４，２
３，２４を形成しているので、第１のトランジスタ１
３，２３の性能、機能が他の下地層としての半導体領域
１２，２２によって制約を受けるのを防止し、また第２
のトランジスタ１４，２４の性能、機能が半導体基板１
１，２１によって制約を受けるのを防止する。すなわ
ち、いずれか一方のトランジスタの性能、機能を、他方
のトランジスタの性能、機能と相違させることが可能と
なる。
１１，２１上に他の下地層としての半導体領域１２，２
２を形成し、夫々に別々のトランジスタ１３，１４，２
３，２４を形成しているので、第１のトランジスタ１
３，２３の性能、機能が他の下地層としての半導体領域
１２，２２によって制約を受けるのを防止し、また第２
のトランジスタ１４，２４の性能、機能が半導体基板１
１，２１によって制約を受けるのを防止する。すなわ
ち、いずれか一方のトランジスタの性能、機能を、他方
のトランジスタの性能、機能と相違させることが可能と
なる。
【０００７】しかしながら、第２および第３の従来例で
は、半導体基板１１，２１上の所望の任意位置に他の下
地層としての半導体領域１２，２２を良好に形成するこ
と自体、半導体領域１２，２２の結晶成長、加工等の点
で非常に困難であった。具体的には、例えば半導体基板
１１，２１としてのＳｉ層上に半導体領域１２，２２と
してのＧａＡｓ層を結晶成長させる場合、両者の格子定
数の差により臨界膜厚以上では高密度の転位が起こり、
さらにはクラックが発生する等の問題があり、故に半導
体領域１２，２２としてのＧａＡｓ層上で良好な素子を
作成するのは極めて困難であった。
は、半導体基板１１，２１上の所望の任意位置に他の下
地層としての半導体領域１２，２２を良好に形成するこ
と自体、半導体領域１２，２２の結晶成長、加工等の点
で非常に困難であった。具体的には、例えば半導体基板
１１，２１としてのＳｉ層上に半導体領域１２，２２と
してのＧａＡｓ層を結晶成長させる場合、両者の格子定
数の差により臨界膜厚以上では高密度の転位が起こり、
さらにはクラックが発生する等の問題があり、故に半導
体領域１２，２２としてのＧａＡｓ層上で良好な素子を
作成するのは極めて困難であった。
【０００８】本発明は、上記課題に鑑み、互いに相違す
る別々の半導体基板上のトランジスタの双方から集積回
路を構成することで、性能、機能の相違する別々のトラ
ンジスタを互いの近傍に容易に配置、集積し得る半導体
集積回路およびその製造方法を提供することを目的とす
る。
る別々の半導体基板上のトランジスタの双方から集積回
路を構成することで、性能、機能の相違する別々のトラ
ンジスタを互いの近傍に容易に配置、集積し得る半導体
集積回路およびその製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、第１の半導体基板と、該第１の半導体
基板の表面に形成された第１の半導体素子と、該第１の
半導体素子の表面に形成された第１の電極と、前記第１
の半導体基板と異なる材料が用いられ前記第１の半導体
基板の上側に平行に配置される第２の半導体基板と、該
第２の半導体基板の表面に形成された第２の半導体素子
と、該第２の半導体素子の表面に形成された第２の電極
と、前記第１の半導体基板と前記第２の半導体基板の間
に介装される絶縁膜と、前記絶縁膜内で前記第１の電極
の位置から前記第２の電極の位置にかけて形成された導
電体とを備える。
課題解決手段は、第１の半導体基板と、該第１の半導体
基板の表面に形成された第１の半導体素子と、該第１の
半導体素子の表面に形成された第１の電極と、前記第１
の半導体基板と異なる材料が用いられ前記第１の半導体
基板の上側に平行に配置される第２の半導体基板と、該
第２の半導体基板の表面に形成された第２の半導体素子
と、該第２の半導体素子の表面に形成された第２の電極
と、前記第１の半導体基板と前記第２の半導体基板の間
に介装される絶縁膜と、前記絶縁膜内で前記第１の電極
の位置から前記第２の電極の位置にかけて形成された導
電体とを備える。
【００１０】本発明の請求項２に係る課題解決手段は、
前記第２の半導体基板は前記第１の半導体基板の上方の
一部分のみに平行配置される。
前記第２の半導体基板は前記第１の半導体基板の上方の
一部分のみに平行配置される。
【００１１】本発明の請求項３に係る課題解決手段は、
前記第１の半導体素子は前記第１の半導体基板の上面に
形成され、前記第２の半導体素子は前記第２の半導体基
板の下面で前記第１の半導体素子に対向配置されて形成
される。
前記第１の半導体素子は前記第１の半導体基板の上面に
形成され、前記第２の半導体素子は前記第２の半導体基
板の下面で前記第１の半導体素子に対向配置されて形成
される。
【００１２】本発明の請求項４に係る課題解決手段は、
前記第１の半導体基板はシリコン部材で構成され、前記
第２の半導体基板はガリウム・砒素部材で構成される。
前記第１の半導体基板はシリコン部材で構成され、前記
第２の半導体基板はガリウム・砒素部材で構成される。
【００１３】本発明の請求項５に係る課題解決手段は、
前記絶縁膜は少なくとも表面に接着性を有せしめられ
る。
前記絶縁膜は少なくとも表面に接着性を有せしめられ
る。
【００１４】
【作用】本発明の請求項１に係る半導体集積回路では、
互いに異なる材料の半導体基板の各々に、夫々の材料の
特性に応じた半導体素子を形成することができ、回路全
体としての高速動作を可能にする等、その電気的特性を
向上させ得る。特に、請求項４のように第２の半導体基
板をガリウム・砒素部材で構成すれば、第２の半導体素
子の特性が第１の半導体基板としてのシリコン部材の特
性に拘束されるのを防止でき、例えば第２の半導体素子
としてｎ型ＦＥＴ素子を構成する場合等において、その
電流駆動能力を大幅に向上させ得る。また、両半導体素
子の離間距離を絶縁膜の厚みに一致させることができる
ので、絶縁膜の厚みを寄生容量が発生しない程度に薄く
形成すれば、導電体の長さを短くでき、導電体の抵抗値
を低減できる。
互いに異なる材料の半導体基板の各々に、夫々の材料の
特性に応じた半導体素子を形成することができ、回路全
体としての高速動作を可能にする等、その電気的特性を
向上させ得る。特に、請求項４のように第２の半導体基
板をガリウム・砒素部材で構成すれば、第２の半導体素
子の特性が第１の半導体基板としてのシリコン部材の特
性に拘束されるのを防止でき、例えば第２の半導体素子
としてｎ型ＦＥＴ素子を構成する場合等において、その
電流駆動能力を大幅に向上させ得る。また、両半導体素
子の離間距離を絶縁膜の厚みに一致させることができる
ので、絶縁膜の厚みを寄生容量が発生しない程度に薄く
形成すれば、導電体の長さを短くでき、導電体の抵抗値
を低減できる。
【００１５】本発明の請求項２に係る半導体集積回路で
は、第２の半導体基板について必要以外領域を省略で
き、部材コストを低減できる。
は、第２の半導体基板について必要以外領域を省略で
き、部材コストを低減できる。
【００１６】本発明の請求項３に係る半導体集積回路で
は、第１の半導体基板の上面側の第１の半導体素子と、
第２の半導体基板の下面側の第２の半導体素子とを導電
体で結線すればよいので、導電体の形状を可及的に短く
することが可能となり、導電体の抵抗値を低減できる。
また、製造時には、両半導体素子の電極の間に導電体を
挟むだけで、両者間の電気的導通をとることができ、接
続作業が極めて容易となる。
は、第１の半導体基板の上面側の第１の半導体素子と、
第２の半導体基板の下面側の第２の半導体素子とを導電
体で結線すればよいので、導電体の形状を可及的に短く
することが可能となり、導電体の抵抗値を低減できる。
また、製造時には、両半導体素子の電極の間に導電体を
挟むだけで、両者間の電気的導通をとることができ、接
続作業が極めて容易となる。
【００１７】本発明の請求項５に係る半導体集積回路で
は、製造時に、両半導体素子同士の固定を絶縁膜で接着
して行うので、両半導体素子の電極同士を接続作業が極
めて容易となり、また接続した後の両素子の位置ずれを
防止できる。
は、製造時に、両半導体素子同士の固定を絶縁膜で接着
して行うので、両半導体素子の電極同士を接続作業が極
めて容易となり、また接続した後の両素子の位置ずれを
防止できる。
【００１８】
［第１の実施例］ （構成）図１は本発明の第１の実施例の半導体集積回路
を示す図である。図１中の３１はＳｉからなる第１の半
導体基板、３２はＧａＡｓからなる第２の半導体基板、
３３は前記第１の半導体基板３１の上面に形成された第
１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子、
３４は前記第２の半導体基板３２の下面に形成された第
２の半導体素子としてのｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子、３５，３６，３７は前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素
子３３の電極、３８，３９，４１は前記ｎ型ＧａＡｓ−
ＭＥＳＦＥＴ素子３４の電極、４２はポリイミド樹脂に
接着性樹脂が混入されてなる絶縁膜、４３は前記絶縁膜
４２の上下面を貫通するスルーホール、４４は前記スル
ーホール４３内に充填されたタングステン等の金属製の
導電柱（バイアメタル）である。
を示す図である。図１中の３１はＳｉからなる第１の半
導体基板、３２はＧａＡｓからなる第２の半導体基板、
３３は前記第１の半導体基板３１の上面に形成された第
１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子、
３４は前記第２の半導体基板３２の下面に形成された第
２の半導体素子としてのｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子、３５，３６，３７は前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素
子３３の電極、３８，３９，４１は前記ｎ型ＧａＡｓ−
ＭＥＳＦＥＴ素子３４の電極、４２はポリイミド樹脂に
接着性樹脂が混入されてなる絶縁膜、４３は前記絶縁膜
４２の上下面を貫通するスルーホール、４４は前記スル
ーホール４３内に充填されたタングステン等の金属製の
導電柱（バイアメタル）である。
【００１９】ここで、前記スルーホール４３は、前記ｐ
型Ｓｉ−ＭＯＳＦＥＴ素子３３の前記電極３５，３６，
３７のうち一の電極（第１の電極と称す）３５が配され
た位置から、前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子３４
の前記電極３８，３９，４１のうち一の電極（第２の電
極と称す）３８が配された位置にかけて貫通されてい
る。これにより、前記スルーホール４３内の前記導電柱
４４（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３
３の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ
素子３４の第２の電極３８とを互いに電気的に接続し、
その結果、ＣＭＯＳに類似した相補型論理回路が構成さ
れている。
型Ｓｉ−ＭＯＳＦＥＴ素子３３の前記電極３５，３６，
３７のうち一の電極（第１の電極と称す）３５が配され
た位置から、前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子３４
の前記電極３８，３９，４１のうち一の電極（第２の電
極と称す）３８が配された位置にかけて貫通されてい
る。これにより、前記スルーホール４３内の前記導電柱
４４（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３
３の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ
素子３４の第２の電極３８とを互いに電気的に接続し、
その結果、ＣＭＯＳに類似した相補型論理回路が構成さ
れている。
【００２０】また、前記絶縁膜４２は可及的に薄く形成
され、これにより前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子３４の第２の電極３８との間の離間距離は、寄生容量
が発生しない範囲でできるだけ短く設定され、具体的に
は１〜１００μｍ程度に設定される。これにより、前記
導電柱４４の上下長さを可及的に短く設定し、かかる部
分での抵抗値を可及的に低減させる。
され、これにより前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子３４の第２の電極３８との間の離間距離は、寄生容量
が発生しない範囲でできるだけ短く設定され、具体的に
は１〜１００μｍ程度に設定される。これにより、前記
導電柱４４の上下長さを可及的に短く設定し、かかる部
分での抵抗値を可及的に低減させる。
【００２１】ここで、負荷容量をＣL 、電源電圧を
ＶDD、ｎ型ＦＥＴ素子の電流駆動能力をβｎ、ｐ型ＦＥ
Ｔ素子の電流駆動能力をβｐ、所定の定数をαとする
と、一般に論理回路のゲート遅延時間ｔｄは次の（１）
式のようになる。
ＶDD、ｎ型ＦＥＴ素子の電流駆動能力をβｎ、ｐ型ＦＥ
Ｔ素子の電流駆動能力をβｐ、所定の定数をαとする
と、一般に論理回路のゲート遅延時間ｔｄは次の（１）
式のようになる。
【００２２】 ｔｄ＝α・（ＣL ／ＶDD）・（１／βｎ＋１／βｐ） …（１） なお、前記電流駆動能力βｎ，βｐとは、ドレイン電流
のゲート電圧に対する依存性（係数）を意味するもので
あり、ドレイン電流をＩｄｓ、ゲート電圧をＶｄｓ、ド
レイン電圧の線形領域と飽和領域のしきい値電圧をＶｔ
ｈとすると、 Ｉｄｓ／（Ｖｄｓ−Ｖｔｈ）2 で表される値である。
のゲート電圧に対する依存性（係数）を意味するもので
あり、ドレイン電流をＩｄｓ、ゲート電圧をＶｄｓ、ド
レイン電圧の線形領域と飽和領域のしきい値電圧をＶｔ
ｈとすると、 Ｉｄｓ／（Ｖｄｓ−Ｖｔｈ）2 で表される値である。
【００２３】そして、本実施例の前記第２の半導体素子
のように、ｎ型ＦＥＴ素子３４としてＧａＡｓ−ＭＥＳ
ＦＥＴを適用する場合、通常のＳｉ−ＣＭＯＳを適用す
る場合に比べてｎ型ＦＥＴの電流駆動能力βｎが大きく
なる。具体的には、Ｓｉ−ＣＭＯＳを適用した場合でβ
ｎが例えば３００ｍＳ／Ｖ・ｍｍとなるのと同環境で、
ＧａＡｓ−ＭＥＳＦＥＴを適用すると、βｎを最大６０
０ｍＳ／Ｖ・ｍｍ程度まで向上させることができる。し
たがって、負荷容量ＣL 、電源電圧をＶDD、ｐ型ＦＥＴ
素子の電流駆動能力をβｐを一定とした場合に、ｎ型Ｆ
ＥＴ素子の電流駆動能力βｎを向上させることで、
（１）により、論理回路のゲート遅延時間ｔｄを低減し
得ることがわかる。したがって、ｎ型ＦＥＴ素子をｐ型
ＦＥＴ素子と同じ半導体基板上に成長させていた第１の
従来例に比べて、半導体集積回路の高速動作を可能とす
る。さらに、本実施例では、上述のように絶縁膜４２の
厚さを、寄生容量が発生しない程度に可及的に薄く形成
しているので、導電柱４４を短く形成でき、故に導電柱
４４の抵抗値を低減し得、一層の高速動作を実現でき
る。
のように、ｎ型ＦＥＴ素子３４としてＧａＡｓ−ＭＥＳ
ＦＥＴを適用する場合、通常のＳｉ−ＣＭＯＳを適用す
る場合に比べてｎ型ＦＥＴの電流駆動能力βｎが大きく
なる。具体的には、Ｓｉ−ＣＭＯＳを適用した場合でβ
ｎが例えば３００ｍＳ／Ｖ・ｍｍとなるのと同環境で、
ＧａＡｓ−ＭＥＳＦＥＴを適用すると、βｎを最大６０
０ｍＳ／Ｖ・ｍｍ程度まで向上させることができる。し
たがって、負荷容量ＣL 、電源電圧をＶDD、ｐ型ＦＥＴ
素子の電流駆動能力をβｐを一定とした場合に、ｎ型Ｆ
ＥＴ素子の電流駆動能力βｎを向上させることで、
（１）により、論理回路のゲート遅延時間ｔｄを低減し
得ることがわかる。したがって、ｎ型ＦＥＴ素子をｐ型
ＦＥＴ素子と同じ半導体基板上に成長させていた第１の
従来例に比べて、半導体集積回路の高速動作を可能とす
る。さらに、本実施例では、上述のように絶縁膜４２の
厚さを、寄生容量が発生しない程度に可及的に薄く形成
しているので、導電柱４４を短く形成でき、故に導電柱
４４の抵抗値を低減し得、一層の高速動作を実現でき
る。
【００２４】（製造方法）上記構成の半導体集積回路は
次のように製造される。まず、図２の如く、Ｓｉからな
る第１の半導体基板３１の上面に、イオン注入法等にて
第１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子
３３を形成し、さらにｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の上面に、スパッタリング法等にて電極３５，３６，３
７を形成する。一方、図３の如く、ＧａＡｓからなる第
２の半導体基板３２を上下逆向きに載置し、その上面に
イオン注入法等にて第２の半導体素子としてのｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４を形成し、さらにｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４の上面に、蒸着法等にて電
極３８，３９，４１を形成しておく。
次のように製造される。まず、図２の如く、Ｓｉからな
る第１の半導体基板３１の上面に、イオン注入法等にて
第１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子
３３を形成し、さらにｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の上面に、スパッタリング法等にて電極３５，３６，３
７を形成する。一方、図３の如く、ＧａＡｓからなる第
２の半導体基板３２を上下逆向きに載置し、その上面に
イオン注入法等にて第２の半導体素子としてのｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４を形成し、さらにｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４の上面に、蒸着法等にて電
極３８，３９，４１を形成しておく。
【００２５】次に、電極３５，３６，３７を有する第１
の半導体基板３１の上面に、ポリイミド樹脂内に接着性
樹脂を混入して、１〜１００μｍの所定の厚さに形成し
た後、１５０〜２５０゜Ｃに焼成して絶縁膜４２を形成
する。そして、絶縁膜４２のうち、第１の電極３５に対
応する位置をエッチング除去にて上下方向に貫通し、ス
ルーホール４３を形成する。そして、図４の如く、スル
ーホール４３内に、タングステン等を用いてＣＶＤ法ま
たはスパッタリング法にて導電柱４４を充填形成する。
の半導体基板３１の上面に、ポリイミド樹脂内に接着性
樹脂を混入して、１〜１００μｍの所定の厚さに形成し
た後、１５０〜２５０゜Ｃに焼成して絶縁膜４２を形成
する。そして、絶縁膜４２のうち、第１の電極３５に対
応する位置をエッチング除去にて上下方向に貫通し、ス
ルーホール４３を形成する。そして、図４の如く、スル
ーホール４３内に、タングステン等を用いてＣＶＤ法ま
たはスパッタリング法にて導電柱４４を充填形成する。
【００２６】しかる後、ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子３４を有する第２の半導体基板３２を図３の状態から
上下に裏返し、図１の如く、第２の電極３８がスルーホ
ール４３内の導電柱４４の上端に接触するよう、絶縁膜
４２の上面に重ね合わせる。このとき、絶縁膜４２は全
体にわたって接着性を有せしめられているので、第２の
半導体基板３２を絶縁膜４２に載置するだけでこれらを
接着でき、固着動作が極めて容易になる。
子３４を有する第２の半導体基板３２を図３の状態から
上下に裏返し、図１の如く、第２の電極３８がスルーホ
ール４３内の導電柱４４の上端に接触するよう、絶縁膜
４２の上面に重ね合わせる。このとき、絶縁膜４２は全
体にわたって接着性を有せしめられているので、第２の
半導体基板３２を絶縁膜４２に載置するだけでこれらを
接着でき、固着動作が極めて容易になる。
【００２７】このように、一対の基板３１，３２を対向
配置させ、これらの所定の電極同士をスルーホール４３
内の導電柱４４にて接続しているので、第２の従来例お
よび第３の従来例のように半導体基板の所望位置に他の
下地層としての半導体領域を形成しなくても済み、両領
域の格子定数の差による高密度の転位を防止でき、また
クラック等の発生を防止できる。
配置させ、これらの所定の電極同士をスルーホール４３
内の導電柱４４にて接続しているので、第２の従来例お
よび第３の従来例のように半導体基板の所望位置に他の
下地層としての半導体領域を形成しなくても済み、両領
域の格子定数の差による高密度の転位を防止でき、また
クラック等の発生を防止できる。
【００２８】［第２の実施例］図５は本発明の第２の実
施例の半導体集積回路を示す図である。図５中の５１は
Ｓｉからなる第１の半導体基板、５２はＧａＡｓからな
る第２の半導体基板、５３ａは前記第１の半導体基板５
１の上面の一部に形成されたｎ型Ｓｉ−ＭＯＳＦＥＴ素
子またはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等の第１の半導体
素子、５４ａは前記第２の半導体基板５２の下面の一部
に形成されたｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子、ｎ型Ｈ
ＥＭＴ、ｐ型ＨＥＭＴまたはＨＢＴ等の第２の半導体素
子、５３ｂは前記第１の半導体基板５１の上面で前記第
１の半導体素子５３ａに隣接して形成されたｎ型Ｓｉ−
ＭＯＳＦＥＴ素子またはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等
の第３の半導体素子、５４ｂは前記第２の半導体基板５
２の下面で前記第２の半導体素子５４ａに隣接して形成
されたｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子、ｎ型ＨＥＭ
Ｔ、ｐ型ＨＥＭＴまたはＨＢＴ等の第４の半導体素子、
５５ａ，５５ｂ，５５ｃは前記第１の半導体素子５３ａ
の電極、５６ａ，５６ｂ，５６ｃは前記第２の半導体素
子５４ａの電極、５７ａ，５７ｂ，５７ｃは前記第３の
半導体素子５３ｂの電極、５８ａ，５８ｂ，５８ｃは前
記第４の半導体素子５４ｂの電極、６２は表面に接着性
を有するポリイミド樹脂製等の絶縁膜、６３は前記絶縁
膜６２の上下面を貫通するスルーホール、６４は前記ス
ルーホール６３内に埋め込まれたタングステン等の金属
製の導電柱（バイアメタル）、６５はＳｉ−ＩＣ、６６
はＧａＡｓ−ＩＣである。
施例の半導体集積回路を示す図である。図５中の５１は
Ｓｉからなる第１の半導体基板、５２はＧａＡｓからな
る第２の半導体基板、５３ａは前記第１の半導体基板５
１の上面の一部に形成されたｎ型Ｓｉ−ＭＯＳＦＥＴ素
子またはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等の第１の半導体
素子、５４ａは前記第２の半導体基板５２の下面の一部
に形成されたｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子、ｎ型Ｈ
ＥＭＴ、ｐ型ＨＥＭＴまたはＨＢＴ等の第２の半導体素
子、５３ｂは前記第１の半導体基板５１の上面で前記第
１の半導体素子５３ａに隣接して形成されたｎ型Ｓｉ−
ＭＯＳＦＥＴ素子またはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等
の第３の半導体素子、５４ｂは前記第２の半導体基板５
２の下面で前記第２の半導体素子５４ａに隣接して形成
されたｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子、ｎ型ＨＥＭ
Ｔ、ｐ型ＨＥＭＴまたはＨＢＴ等の第４の半導体素子、
５５ａ，５５ｂ，５５ｃは前記第１の半導体素子５３ａ
の電極、５６ａ，５６ｂ，５６ｃは前記第２の半導体素
子５４ａの電極、５７ａ，５７ｂ，５７ｃは前記第３の
半導体素子５３ｂの電極、５８ａ，５８ｂ，５８ｃは前
記第４の半導体素子５４ｂの電極、６２は表面に接着性
を有するポリイミド樹脂製等の絶縁膜、６３は前記絶縁
膜６２の上下面を貫通するスルーホール、６４は前記ス
ルーホール６３内に埋め込まれたタングステン等の金属
製の導電柱（バイアメタル）、６５はＳｉ−ＩＣ、６６
はＧａＡｓ−ＩＣである。
【００２９】ここで、前記スルーホール６３は、前記第
１の半導体素子５３ａの前記電極５５ａ，５５ｂ，５５
ｃのうち一の電極（第１の電極と称す）５５ａが配され
た位置から、前記第２の半導体素子５４ａの前記電極５
６ａ，５６ｂ，５６ｃのうち一の電極（第２の電極と称
す）５６ａが配された位置にかけて貫通されている。こ
れにより、前記スルーホール６３内の前記導電柱６４
（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３の
第１の電極５５ａと前記第２の半導体素子５４ａの第２
の電極５６ａとを互いに電気的に接続している。このよ
うに構成することで、例えばＳｉ−ＩＣ６５としてＳｉ
−ＬＳＩを形成し、またＧａＡｓ−ＩＣ６６としてＧａ
Ａｓ−ＭＭＩＣ（モノリシック形マイクロ波集積回路）
を形成する等、複雑な半導体集積回路の構成が可能とな
る。特に、前記ＭＭＩＣは周波数が１ＧＨｚ以下の低い
周波数帯域では回路要素の面積が大きくなるため、従来
のＭＭＩＣではその他の回路を併せて集積したい場合等
において半導体基板面積が有効に利用できないという課
題があったが、本実施例では、様々な回路を二枚の半導
体基板５１，５２に分けて作成できるため、回路要素の
面積が大きくても半導体集積回路全体の平面視面積を半
減でき、設計上の支障を解消できる。
１の半導体素子５３ａの前記電極５５ａ，５５ｂ，５５
ｃのうち一の電極（第１の電極と称す）５５ａが配され
た位置から、前記第２の半導体素子５４ａの前記電極５
６ａ，５６ｂ，５６ｃのうち一の電極（第２の電極と称
す）５６ａが配された位置にかけて貫通されている。こ
れにより、前記スルーホール６３内の前記導電柱６４
（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３の
第１の電極５５ａと前記第２の半導体素子５４ａの第２
の電極５６ａとを互いに電気的に接続している。このよ
うに構成することで、例えばＳｉ−ＩＣ６５としてＳｉ
−ＬＳＩを形成し、またＧａＡｓ−ＩＣ６６としてＧａ
Ａｓ−ＭＭＩＣ（モノリシック形マイクロ波集積回路）
を形成する等、複雑な半導体集積回路の構成が可能とな
る。特に、前記ＭＭＩＣは周波数が１ＧＨｚ以下の低い
周波数帯域では回路要素の面積が大きくなるため、従来
のＭＭＩＣではその他の回路を併せて集積したい場合等
において半導体基板面積が有効に利用できないという課
題があったが、本実施例では、様々な回路を二枚の半導
体基板５１，５２に分けて作成できるため、回路要素の
面積が大きくても半導体集積回路全体の平面視面積を半
減でき、設計上の支障を解消できる。
【００３０】［第３の実施例］図６は本発明の第３の実
施例の半導体集積回路を示す図である。本実施例の半導
体集積回路は、第１の半導体基板３１上の第１の半導体
素子３３上に、第１の半導体素子３３の電極３５に対応
したスルーホール４３を有する絶縁膜４２を載せ、絶縁
膜４２上に第２の半導体基板３２下の第２の半導体素子
３４をその電極３８がスルーホール４３に対応するよう
にして載せている点が、第１の実施例と同様であるが、
第１の実施例では第２の半導体基板３２が第１の半導体
基板３１と同様に大面積とされて平行配置されていたの
に対し、本実施例では、第２の半導体基板３２および絶
縁膜４２が第１の半導体基板３１の上方に部分的に存在
するよう構成された点が異なる。その他の構成は第１の
実施例と同様であり、同様の機能を有する部材について
は同一符号を付し、その説明を省略する。本実施例によ
ると、第２の半導体基板３２について必要以外領域を省
略でき、部材コストを低減できる。その他の作用、効果
については第１の実施例と同様である。
施例の半導体集積回路を示す図である。本実施例の半導
体集積回路は、第１の半導体基板３１上の第１の半導体
素子３３上に、第１の半導体素子３３の電極３５に対応
したスルーホール４３を有する絶縁膜４２を載せ、絶縁
膜４２上に第２の半導体基板３２下の第２の半導体素子
３４をその電極３８がスルーホール４３に対応するよう
にして載せている点が、第１の実施例と同様であるが、
第１の実施例では第２の半導体基板３２が第１の半導体
基板３１と同様に大面積とされて平行配置されていたの
に対し、本実施例では、第２の半導体基板３２および絶
縁膜４２が第１の半導体基板３１の上方に部分的に存在
するよう構成された点が異なる。その他の構成は第１の
実施例と同様であり、同様の機能を有する部材について
は同一符号を付し、その説明を省略する。本実施例によ
ると、第２の半導体基板３２について必要以外領域を省
略でき、部材コストを低減できる。その他の作用、効果
については第１の実施例と同様である。
【００３１】［変形例］ （１）図に示すように、上記各実施例において、第１の
半導体基板をシリコン部材で構成し、第２の半導体基板
をガリウム・砒素部材で構成していたが、形成する半導
体素子の特性設計に応じて上記以外の材料、例えばＧ
ｅ、ＧａＰ、ＩｎＳｂ等で構成してもよい。この場合で
も、第１の半導体基板と第２の半導体基板の材料を変え
ることで、別々の特性の半導体素子を容易に集積でき
る。 （２）上記各実施では、絶縁膜４２に接着性樹脂を混入
しその全体にわたって接着性を有せしめていたが、絶縁
膜４２の焼成後等において接着性が劣化する場合、さら
に同一の材料からなる別の薄い接着性絶縁膜を前記絶縁
膜４２の表面に塗布し、その接着性を確保してもよい。
さらに、前記絶縁膜４２に接着性を混入せず、その表面
のみ導電性接着材を塗布してもよい。
半導体基板をシリコン部材で構成し、第２の半導体基板
をガリウム・砒素部材で構成していたが、形成する半導
体素子の特性設計に応じて上記以外の材料、例えばＧ
ｅ、ＧａＰ、ＩｎＳｂ等で構成してもよい。この場合で
も、第１の半導体基板と第２の半導体基板の材料を変え
ることで、別々の特性の半導体素子を容易に集積でき
る。 （２）上記各実施では、絶縁膜４２に接着性樹脂を混入
しその全体にわたって接着性を有せしめていたが、絶縁
膜４２の焼成後等において接着性が劣化する場合、さら
に同一の材料からなる別の薄い接着性絶縁膜を前記絶縁
膜４２の表面に塗布し、その接着性を確保してもよい。
さらに、前記絶縁膜４２に接着性を混入せず、その表面
のみ導電性接着材を塗布してもよい。
【００３２】
【発明の効果】本発明の請求項１によると、第１の半導
体基板の表面の第１の半導体素子と、第２の半導体基板
の表面の第２の半導体素子との間に絶縁膜を介装し、両
半導体素子の電極を絶縁膜内の導電体で接続しているの
で、両基板を絶縁膜の厚さ程度に近接させつつも、互い
に異なる材料の半導体基板の各々に、夫々の材料の特性
に応じた半導体素子を形成することができ、回路全体と
しての高速動作を可能にする等、その電気的特性を向上
させ得る。特に、請求項４のように第２の半導体基板を
ガリウム・砒素部材で構成すれば、第２の半導体素子の
特性が第１の半導体基板としてのシリコン部材の特性に
拘束されるのを防止でき、例えば第２の半導体素子とし
てｎ型ＦＥＴ素子を構成する場合等において、その電流
駆動能力を大幅に向上させ得る。また、両半導体素子の
離間距離を絶縁膜の厚みに一致させることができるの
で、絶縁膜の厚みを寄生容量が発生しない程度に薄く形
成すれば、導電体の長さを短くでき、導電体の抵抗値を
低減できるという効果がある。
体基板の表面の第１の半導体素子と、第２の半導体基板
の表面の第２の半導体素子との間に絶縁膜を介装し、両
半導体素子の電極を絶縁膜内の導電体で接続しているの
で、両基板を絶縁膜の厚さ程度に近接させつつも、互い
に異なる材料の半導体基板の各々に、夫々の材料の特性
に応じた半導体素子を形成することができ、回路全体と
しての高速動作を可能にする等、その電気的特性を向上
させ得る。特に、請求項４のように第２の半導体基板を
ガリウム・砒素部材で構成すれば、第２の半導体素子の
特性が第１の半導体基板としてのシリコン部材の特性に
拘束されるのを防止でき、例えば第２の半導体素子とし
てｎ型ＦＥＴ素子を構成する場合等において、その電流
駆動能力を大幅に向上させ得る。また、両半導体素子の
離間距離を絶縁膜の厚みに一致させることができるの
で、絶縁膜の厚みを寄生容量が発生しない程度に薄く形
成すれば、導電体の長さを短くでき、導電体の抵抗値を
低減できるという効果がある。
【００３３】本発明の請求項２によると、第２の半導体
基板を第１の半導体基板の上方の一部分のみに平行配置
しているので、第２の半導体基板について必要以外領域
を省略でき、部材コストを低減できるという効果があ
る。
基板を第１の半導体基板の上方の一部分のみに平行配置
しているので、第２の半導体基板について必要以外領域
を省略でき、部材コストを低減できるという効果があ
る。
【００３４】本発明の請求項３によると、第１の半導体
素子を第１の半導体基板の上面に形成し、第２の半導体
素子を第２の半導体基板の下面で第１の半導体素子に対
向配置して形成しているので、第１の半導体基板の上面
側の第１の半導体素子と、第２の半導体基板の下面側の
第２の半導体素子とを最短距離の長さの導電体で接続で
き、導電体の抵抗値を低減できる。また、製造時には、
両半導体素子の電極の間に導電体を挟むだけで、両者間
の電気的導通をとることができ、接続作業が極めて容易
となるという効果がある。
素子を第１の半導体基板の上面に形成し、第２の半導体
素子を第２の半導体基板の下面で第１の半導体素子に対
向配置して形成しているので、第１の半導体基板の上面
側の第１の半導体素子と、第２の半導体基板の下面側の
第２の半導体素子とを最短距離の長さの導電体で接続で
き、導電体の抵抗値を低減できる。また、製造時には、
両半導体素子の電極の間に導電体を挟むだけで、両者間
の電気的導通をとることができ、接続作業が極めて容易
となるという効果がある。
【００３５】本発明の請求項５によると、絶縁膜の少な
くとも表面に接着性を有せしめているので、製造時に、
両半導体素子同士の固定を絶縁膜で接着して行うことが
でき、両半導体素子の電極同士を接続作業が極めて容易
となり、また接続した後の両素子の位置ずれを防止でき
るという効果がある。
くとも表面に接着性を有せしめているので、製造時に、
両半導体素子同士の固定を絶縁膜で接着して行うことが
でき、両半導体素子の電極同士を接続作業が極めて容易
となり、また接続した後の両素子の位置ずれを防止でき
るという効果がある。
【図１】本発明の第１の実施例の半導体集積回路を示す
断面図である。
断面図である。
【図２】本発明の第１の実施例の半導体集積回路の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明の第１の実施例の半導体集積回路の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の第１の実施例の半導体集積回路の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】本発明の第２の実施例の半導体集積回路を示す
断面図である。
断面図である。
【図６】本発明の第３の実施例の半導体集積回路を示す
断面図である。
断面図である。
【図７】従来例１の半導体集積回路を示す断面図であ
る。
る。
【図８】従来例２の半導体集積回路を示す断面図であ
る。
る。
【図９】従来例３の半導体集積回路を示す断面図であ
る。
る。
３１ 第１の半導体基板 ３２ 第２の半導体基板 ３３ 第１の半導体素子 ３４ 第２の半導体素子 ３５ 第１の電極 ３８ 第２の電極 ４２ 絶縁膜 ４４ 導電体 ５１ 第１の半導体基板 ５２ 第２の半導体基板 ５３ａ 第１の半導体素子 ５４ａ 第２の半導体素子 ５５ａ 第１の電極 ５６ａ 第２の電極 ６２ 絶縁膜 ６４ 導電体
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の素子
構造に関する。
構造に関する。
【０００２】
【従来の技術】 ＜第１の従来例＞図７は第１の従来例として、同一基板
上に複数のトランジスタを配置した半導体集積回路を示
す断面図である。図７において、１は半導体基板、２は
第１のトランジスタ、３は第２のトランジスタ、４は前
記第１のトランジスタ２の電極の１つ、５は前記第２の
トランジスタ３の電極の１つである。そして、複数のト
ランジスタ２，３の電極４，５同士をスパッタリング等
にて形成された金属配線等にて結線し、半導体集積回路
を構成していた。
上に複数のトランジスタを配置した半導体集積回路を示
す断面図である。図７において、１は半導体基板、２は
第１のトランジスタ、３は第２のトランジスタ、４は前
記第１のトランジスタ２の電極の１つ、５は前記第２の
トランジスタ３の電極の１つである。そして、複数のト
ランジスタ２，３の電極４，５同士をスパッタリング等
にて形成された金属配線等にて結線し、半導体集積回路
を構成していた。
【０００３】＜第２の従来例＞図８は第２の従来例とし
て、半導体基板上に他の半導体層としての半導体領域を
形成して、夫々の領域に別々のトランジスタを形成した
ものである。図８において、１１は半導体基板、１２は
前記半導体基板１１の上面に形成された他の半導体層と
しての半導体領域（ウェル）、１３は前記半導体基板１
１上に形成された第１のトランジスタ、１４は前記半導
体領域１２上に形成された第２のトランジスタ、１５は
前記第１のトランジスタ１３の電極の１つ、１６は前記
第２のトランジスタ１４の電極の１つである。そして、
両トランジスタ１３，１４の電極１５，１６同士をスパ
ッタリング等にて形成された金属配線等にて結線し、半
導体集積回路を構成していた。
て、半導体基板上に他の半導体層としての半導体領域を
形成して、夫々の領域に別々のトランジスタを形成した
ものである。図８において、１１は半導体基板、１２は
前記半導体基板１１の上面に形成された他の半導体層と
しての半導体領域（ウェル）、１３は前記半導体基板１
１上に形成された第１のトランジスタ、１４は前記半導
体領域１２上に形成された第２のトランジスタ、１５は
前記第１のトランジスタ１３の電極の１つ、１６は前記
第２のトランジスタ１４の電極の１つである。そして、
両トランジスタ１３，１４の電極１５，１６同士をスパ
ッタリング等にて形成された金属配線等にて結線し、半
導体集積回路を構成していた。
【０００４】＜第３の従来例＞図９は第３の従来例とし
て、半導体基板上に他の半導体層としての半導体領域を
形成して、夫々の領域に別々のトランジスタを形成した
ものである。図９において、２１は一部に堀込みを有す
る半導体基板、２２は前記半導体基板２１の掘込みに埋
没するよう形成された他の半導体層としての半導体領域
（ウェル）、２３は前記半導体基板２１上に形成された
第１のトランジスタ、２４は前記半導体領域２２上に形
成された第２のトランジスタ、２５は前記第１のトラン
ジスタ２３の電極の１つ、２６は前記第２のトランジス
タ２４の電極の１つである。そして、両トランジスタ２
３，２４の電極２５，２６同士をスパッタリング等にて
形成された金属配線等にて結線し、半導体集積回路を構
成していた。
て、半導体基板上に他の半導体層としての半導体領域を
形成して、夫々の領域に別々のトランジスタを形成した
ものである。図９において、２１は一部に堀込みを有す
る半導体基板、２２は前記半導体基板２１の掘込みに埋
没するよう形成された他の半導体層としての半導体領域
（ウェル）、２３は前記半導体基板２１上に形成された
第１のトランジスタ、２４は前記半導体領域２２上に形
成された第２のトランジスタ、２５は前記第１のトラン
ジスタ２３の電極の１つ、２６は前記第２のトランジス
タ２４の電極の１つである。そして、両トランジスタ２
３，２４の電極２５，２６同士をスパッタリング等にて
形成された金属配線等にて結線し、半導体集積回路を構
成していた。
【０００５】
【発明が解決しようとする課題】第１の従来例では、全
てのトランジスタ２，３を同一の半導体基板１上に形成
するため、いずれか一方のトランジスタの性能、機能
を、他方のトランジスタの性能、機能から大幅に相違さ
せることは困難である。
てのトランジスタ２，３を同一の半導体基板１上に形成
するため、いずれか一方のトランジスタの性能、機能
を、他方のトランジスタの性能、機能から大幅に相違さ
せることは困難である。
【０００６】第２および第３の従来例では、半導体基板
１１，２１上に他の半導体層としての半導体領域１２，
２２（ウェル）を形成し、夫々に別々のトランジスタ１
３，１４，２３，２４を形成しているので、第１のトラ
ンジスタ１３，２３と第２のトランジスタ１４，２４の
性能、機能をある程度相違させることが可能となる。
１１，２１上に他の半導体層としての半導体領域１２，
２２（ウェル）を形成し、夫々に別々のトランジスタ１
３，１４，２３，２４を形成しているので、第１のトラ
ンジスタ１３，２３と第２のトランジスタ１４，２４の
性能、機能をある程度相違させることが可能となる。
【０００７】しかしながら、第２および第３の従来例で
は、半導体基板１１，２１上の所望の任意位置に他の半
導体層としての半導体領域１２，２２を良好に形成する
ことが、半導体領域１２，２２の結晶成長、加工等の点
で非常に困難であった。具体的には、例えば半導体基板
１１，２１としてのＳｉ基板上に半導体領域１２，２２
としてのＧａＡｓ層を結晶成長させる場合、両者の格子
定数の差により臨界膜厚以上では高密度の転位が発生
し、さらにはクラックが発生する等の問題があり、故に
半導体領域１２，２２としてのＧａＡｓ層上で良好な素
子を作成するのは極めて困難であった。
は、半導体基板１１，２１上の所望の任意位置に他の半
導体層としての半導体領域１２，２２を良好に形成する
ことが、半導体領域１２，２２の結晶成長、加工等の点
で非常に困難であった。具体的には、例えば半導体基板
１１，２１としてのＳｉ基板上に半導体領域１２，２２
としてのＧａＡｓ層を結晶成長させる場合、両者の格子
定数の差により臨界膜厚以上では高密度の転位が発生
し、さらにはクラックが発生する等の問題があり、故に
半導体領域１２，２２としてのＧａＡｓ層上で良好な素
子を作成するのは極めて困難であった。
【０００８】本発明は、上記課題に鑑み、互いに相違す
る別々の半導体基板上のトランジスタの双方から集積回
路を構成することで、性能、機能の相違する別々のトラ
ンジスタを互いの近傍に容易に配置、集積し得る半導体
集積回路およびその製造方法を提供することを目的とす
る。
る別々の半導体基板上のトランジスタの双方から集積回
路を構成することで、性能、機能の相違する別々のトラ
ンジスタを互いの近傍に容易に配置、集積し得る半導体
集積回路およびその製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、第１の半導体基板と、該第１の半導体
基板の表面に形成された第１の半導体素子と、該第１の
半導体素子の表面に形成された第１の電極と、前記第１
の半導体基板と異なる材料が用いられ前記第１の半導体
基板の上側に配置される第２の半導体基板と、該第２の
半導体基板の表面に形成された第２の半導体素子と、該
第２の半導体素子の表面に形成された第２の電極と、前
記第１の半導体基板と前記第２の半導体基板の間に介装
される絶縁膜と、前記絶縁膜内で前記第１の電極の位置
から前記第２の電極の位置にかけて形成された導電体と
を備える。
課題解決手段は、第１の半導体基板と、該第１の半導体
基板の表面に形成された第１の半導体素子と、該第１の
半導体素子の表面に形成された第１の電極と、前記第１
の半導体基板と異なる材料が用いられ前記第１の半導体
基板の上側に配置される第２の半導体基板と、該第２の
半導体基板の表面に形成された第２の半導体素子と、該
第２の半導体素子の表面に形成された第２の電極と、前
記第１の半導体基板と前記第２の半導体基板の間に介装
される絶縁膜と、前記絶縁膜内で前記第１の電極の位置
から前記第２の電極の位置にかけて形成された導電体と
を備える。
【００１０】本発明の請求項２に係る課題解決手段は、
前記第２の半導体基板は前記第１の半導体基板の上方の
一部分のみに配置される。
前記第２の半導体基板は前記第１の半導体基板の上方の
一部分のみに配置される。
【００１１】本発明の請求項３に係る課題解決手段は、
前記第１の半導体素子は前記第１の半導体基板の上面に
形成され、前記第２の半導体素子は前記第２の半導体基
板の下面で前記第１の半導体素子に対向配置されて形成
される。
前記第１の半導体素子は前記第１の半導体基板の上面に
形成され、前記第２の半導体素子は前記第２の半導体基
板の下面で前記第１の半導体素子に対向配置されて形成
される。
【００１２】本発明の請求項４に係る課題解決手段は、
前記第１の半導体基板はシリコン部材で構成され、前記
第２の半導体基板はガリウム・砒素部材で構成される。
前記第１の半導体基板はシリコン部材で構成され、前記
第２の半導体基板はガリウム・砒素部材で構成される。
【００１３】本発明の請求項５に係る課題解決手段は、
前記絶縁膜は少なくとも表面に接着性を有せしめられ
る。
前記絶縁膜は少なくとも表面に接着性を有せしめられ
る。
【００１４】
【作用】本発明の請求項１に係る半導体集積回路では、
互いに異なる材料の半導体基板の各々に、夫々の材料の
特性に応じた半導体素子を形成することができ、回路全
体としての高速動作を可能にする等、その電気的特性を
向上させ得る。特に、請求項４のように第２の半導体基
板をガリウム・砒素部材で構成すれば、第２の半導体素
子の特性が第１の半導体基板としてのシリコン部材の特
性に拘束されるのを防止でき、例えば第２の半導体素子
としてｎ型ＦＥＴ素子を構成する場合等において、その
動作周波数あるいは電力効率を大幅に向上させ得る。ま
た、両半導体素子の離間距離を絶縁膜の厚みに一致させ
ることができるので、絶縁膜の厚みを発生する寄生容量
が十分小さい範囲内で薄く形成すれば、導電体の長さを
短くでき、導電体の抵抗値を低減できる。
互いに異なる材料の半導体基板の各々に、夫々の材料の
特性に応じた半導体素子を形成することができ、回路全
体としての高速動作を可能にする等、その電気的特性を
向上させ得る。特に、請求項４のように第２の半導体基
板をガリウム・砒素部材で構成すれば、第２の半導体素
子の特性が第１の半導体基板としてのシリコン部材の特
性に拘束されるのを防止でき、例えば第２の半導体素子
としてｎ型ＦＥＴ素子を構成する場合等において、その
動作周波数あるいは電力効率を大幅に向上させ得る。ま
た、両半導体素子の離間距離を絶縁膜の厚みに一致させ
ることができるので、絶縁膜の厚みを発生する寄生容量
が十分小さい範囲内で薄く形成すれば、導電体の長さを
短くでき、導電体の抵抗値を低減できる。
【００１５】本発明の請求項２に係る半導体集積回路で
は、第２の半導体基板について必要のある領域のみを形
成し、寄生容量の低減等が可能となる。
は、第２の半導体基板について必要のある領域のみを形
成し、寄生容量の低減等が可能となる。
【００１６】本発明の請求項３に係る半導体集積回路で
は、第１の半導体基板の上面側の第１の半導体素子と、
第２の半導体基板の下面側の第２の半導体素子とを導電
体で結線すればよいので、導電体の形状を可及的に短く
することが可能となり、導電体の抵抗値を低減できる。
また、製造時には、両半導体素子の電極の間に導電体を
挟むだけで、両者間の電気的導通をとることができ、接
続作業が極めて容易となる。
は、第１の半導体基板の上面側の第１の半導体素子と、
第２の半導体基板の下面側の第２の半導体素子とを導電
体で結線すればよいので、導電体の形状を可及的に短く
することが可能となり、導電体の抵抗値を低減できる。
また、製造時には、両半導体素子の電極の間に導電体を
挟むだけで、両者間の電気的導通をとることができ、接
続作業が極めて容易となる。
【００１７】本発明の請求項５に係る半導体集積回路で
は、製造時に、両半導体素子を絶縁膜を介して接着する
ので、両半導体素子の電極は所望の電極間で位置ずれを
起こすことなく接着できる。
は、製造時に、両半導体素子を絶縁膜を介して接着する
ので、両半導体素子の電極は所望の電極間で位置ずれを
起こすことなく接着できる。
【００１８】
【実施例】 ［第１の実施例］ （構成）図１は本発明の第１の実施例の半導体集積回路
を示す図である。図１中の３１はＳｉからなる第１の半
導体基板、３２はＧａＡｓからなる第２の半導体基板、
３３は前記第１の半導体基板３１の上面に形成された第
１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子、
３４は前記第２の半導体基板３２の下面に形成された第
２の半導体素子としてのｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子、３５，３６，３７は前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素
子３３の電極、３８，３９，４１は前記ｎ型ＧａＡｓ−
ＭＥＳＦＥＴ素子３４の電極、４２はポリイミド樹脂に
接着性樹脂が混入されてなる絶縁膜、４３は前記絶縁膜
４２の上下面を貫通するスルーホール、４４は前記スル
ーホール４３内に充填されたタングステン等の金属製の
導電柱（バイアメタル）である。
を示す図である。図１中の３１はＳｉからなる第１の半
導体基板、３２はＧａＡｓからなる第２の半導体基板、
３３は前記第１の半導体基板３１の上面に形成された第
１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子、
３４は前記第２の半導体基板３２の下面に形成された第
２の半導体素子としてのｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子、３５，３６，３７は前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素
子３３の電極、３８，３９，４１は前記ｎ型ＧａＡｓ−
ＭＥＳＦＥＴ素子３４の電極、４２はポリイミド樹脂に
接着性樹脂が混入されてなる絶縁膜、４３は前記絶縁膜
４２の上下面を貫通するスルーホール、４４は前記スル
ーホール４３内に充填されたタングステン等の金属製の
導電柱（バイアメタル）である。
【００１９】ここで、前記スルーホール４３は、前記ｐ
型Ｓｉ−ＭＯＳＦＥＴ素子３３の前記電極３５，３６，
３７のうち一の電極（第１の電極と称す）３５が配され
た位置から、前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子３４
の前記電極３８，３９，４１のうち一の電極（第２の電
極と称す）３８が配された位置にかけて貫通されてい
る。これにより、前記スルーホール４３内の前記導電柱
４４（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３
３の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ
素子３４の第２の電極３８とを互いに電気的に接続し、
その結果、ＣＭＯＳに類似した相補型論理回路が構成さ
れている。
型Ｓｉ−ＭＯＳＦＥＴ素子３３の前記電極３５，３６，
３７のうち一の電極（第１の電極と称す）３５が配され
た位置から、前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子３４
の前記電極３８，３９，４１のうち一の電極（第２の電
極と称す）３８が配された位置にかけて貫通されてい
る。これにより、前記スルーホール４３内の前記導電柱
４４（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３
３の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ
素子３４の第２の電極３８とを互いに電気的に接続し、
その結果、ＣＭＯＳに類似した相補型論理回路が構成さ
れている。
【００２０】また、前記絶縁膜４２は可及的に薄く形成
され、これにより前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子３４の第２の電極３８との間の離間距離は、寄生容量
が発生しない範囲でできるだけ短く設定され、具体的に
は１〜１００μｍ程度に設定される。これにより、前記
導電柱４４の上下長さを可及的に短く設定し、かかる部
分での抵抗値を可及的に低減させる。
され、これにより前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の第１の電極３５と前記ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子３４の第２の電極３８との間の離間距離は、寄生容量
が発生しない範囲でできるだけ短く設定され、具体的に
は１〜１００μｍ程度に設定される。これにより、前記
導電柱４４の上下長さを可及的に短く設定し、かかる部
分での抵抗値を可及的に低減させる。
【００２１】ここで、負荷容量をＣL 、電源電圧を
ＶDD、ｎ型ＦＥＴ素子の電流駆動能力をβｎ、ｐ型ＦＥ
Ｔ素子の電流駆動能力をβｐ、所定の定数をαとする
と、一般に論理回路のゲート遅延時間ｔｄは次の（１）
式のようになる。
ＶDD、ｎ型ＦＥＴ素子の電流駆動能力をβｎ、ｐ型ＦＥ
Ｔ素子の電流駆動能力をβｐ、所定の定数をαとする
と、一般に論理回路のゲート遅延時間ｔｄは次の（１）
式のようになる。
【００２２】 ｔｄ＝α・（ＣL ／ＶDD）・（１／βｎ＋１／βｐ） …（１） なお、前記電流駆動能力βｎ，βｐとは、ドレイン電流
のゲート電圧に対する依存性係数を表すものであり、ド
レイン電流をＩｄｓ、ゲート電圧をＶｇｓ、しきい値電
圧をＶｔｈとすると、 Ｉｄｓ／（Ｖｇｓ−Ｖｔｈ）2 で表される値である。
のゲート電圧に対する依存性係数を表すものであり、ド
レイン電流をＩｄｓ、ゲート電圧をＶｇｓ、しきい値電
圧をＶｔｈとすると、 Ｉｄｓ／（Ｖｇｓ−Ｖｔｈ）2 で表される値である。
【００２３】そして、本実施例の前記第２の半導体素子
のように、ｎ型ＦＥＴ素子３４としてＧａＡｓ−ＭＥＳ
ＦＥＴを適用する場合、通常のＳｉ−ＣＭＯＳを適用す
る場合に比べてｎ型ＦＥＴの電流駆動能力βｎが大きく
なる。具体的には、Ｓｉ−ＣＭＯＳを適用した場合でβ
ｎが例えば３００ｍＳ／Ｖ・ｍｍとなるのと同環境で、
ＧａＡｓ−ＭＥＳＦＥＴを適用すると、βｎを最大６０
０ｍＳ／Ｖ・ｍｍ程度まで向上させることができる。し
たがって、負荷容量ＣL 、電源電圧をＶDD、ｐ型ＦＥＴ
素子の電流駆動能力をβｐを一定とした場合に、ｎ型Ｆ
ＥＴ素子の電流駆動能力βｎを向上させることで、
（１）により、論理回路のゲート遅延時間ｔｄを低減し
得ることがわかる。したがって、ｎ型ＦＥＴ素子をｐ型
ＦＥＴ素子と同じ半導体基板上に形成していた第１の従
来例に比べて、半導体集積回路の高速動作を可能とす
る。さらに、本実施例では、上述のように絶縁膜４２の
厚さを、寄生容量が発生しない程度に可及的に薄く形成
しているので、導電柱４４を短く形成でき、故に導電柱
４４の抵抗値を低減し得、一層の高速動作を実現でき
る。
のように、ｎ型ＦＥＴ素子３４としてＧａＡｓ−ＭＥＳ
ＦＥＴを適用する場合、通常のＳｉ−ＣＭＯＳを適用す
る場合に比べてｎ型ＦＥＴの電流駆動能力βｎが大きく
なる。具体的には、Ｓｉ−ＣＭＯＳを適用した場合でβ
ｎが例えば３００ｍＳ／Ｖ・ｍｍとなるのと同環境で、
ＧａＡｓ−ＭＥＳＦＥＴを適用すると、βｎを最大６０
０ｍＳ／Ｖ・ｍｍ程度まで向上させることができる。し
たがって、負荷容量ＣL 、電源電圧をＶDD、ｐ型ＦＥＴ
素子の電流駆動能力をβｐを一定とした場合に、ｎ型Ｆ
ＥＴ素子の電流駆動能力βｎを向上させることで、
（１）により、論理回路のゲート遅延時間ｔｄを低減し
得ることがわかる。したがって、ｎ型ＦＥＴ素子をｐ型
ＦＥＴ素子と同じ半導体基板上に形成していた第１の従
来例に比べて、半導体集積回路の高速動作を可能とす
る。さらに、本実施例では、上述のように絶縁膜４２の
厚さを、寄生容量が発生しない程度に可及的に薄く形成
しているので、導電柱４４を短く形成でき、故に導電柱
４４の抵抗値を低減し得、一層の高速動作を実現でき
る。
【００２４】（製造方法）上記構成の半導体集積回路は
次のように製造される。まず、図２の如く、Ｓｉからな
る第１の半導体基板３１の上面に、イオン注入法等にて
第１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子
３３を形成し、さらにｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の上面に、スパッタリング法等にて電極３５，３６，３
７を形成する。一方、図３の如く、ＧａＡｓからなる第
２の半導体基板３２を上下逆向きに載置し、その上面に
イオン注入法等にて第２の半導体素子としてのｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４を形成し、さらにｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４の上面に、蒸着法等にて電
極３８，３９，４１を形成しておく。
次のように製造される。まず、図２の如く、Ｓｉからな
る第１の半導体基板３１の上面に、イオン注入法等にて
第１の半導体素子としてのｐ型Ｓｉ−ＭＯＳＦＥＴ素子
３３を形成し、さらにｐ型Ｓｉ−ＭＯＳＦＥＴ素子３３
の上面に、スパッタリング法等にて電極３５，３６，３
７を形成する。一方、図３の如く、ＧａＡｓからなる第
２の半導体基板３２を上下逆向きに載置し、その上面に
イオン注入法等にて第２の半導体素子としてのｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４を形成し、さらにｎ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ素子３４の上面に、蒸着法等にて電
極３８，３９，４１を形成しておく。
【００２５】次に、電極３５，３６，３７を有する第１
の半導体基板３１の上面に、ポリイミド樹脂内に接着性
樹脂を混入して、１〜１００μｍの所定の厚さに形成し
た後、１５０〜２５０゜Ｃに焼成して絶縁膜４２を形成
する。そして、絶縁膜４２のうち、第１の電極３５に対
応する位置をエッチングにて上下方向に貫通し、スルー
ホール４３を形成する。そして、図４の如く、スルーホ
ール４３内に、タングステン等を用いてＣＶＤ法または
スパッタリング法にて導電柱４４を充填形成する。
の半導体基板３１の上面に、ポリイミド樹脂内に接着性
樹脂を混入して、１〜１００μｍの所定の厚さに形成し
た後、１５０〜２５０゜Ｃに焼成して絶縁膜４２を形成
する。そして、絶縁膜４２のうち、第１の電極３５に対
応する位置をエッチングにて上下方向に貫通し、スルー
ホール４３を形成する。そして、図４の如く、スルーホ
ール４３内に、タングステン等を用いてＣＶＤ法または
スパッタリング法にて導電柱４４を充填形成する。
【００２６】しかる後、ｎ型ＧａＡｓ−ＭＥＳＦＥＴ素
子３４を有する第２の半導体基板３２を図３の状態から
上下に裏返し、図１の如く、第２の電極３８がスルーホ
ール４３内の導電柱４４の上端に接触するよう、絶縁膜
４２の上面に重ね合わせる。このとき、絶縁膜４２は全
体にわたって接着性を有せしめられているので、固着動
作が極めて容易になる。
子３４を有する第２の半導体基板３２を図３の状態から
上下に裏返し、図１の如く、第２の電極３８がスルーホ
ール４３内の導電柱４４の上端に接触するよう、絶縁膜
４２の上面に重ね合わせる。このとき、絶縁膜４２は全
体にわたって接着性を有せしめられているので、固着動
作が極めて容易になる。
【００２７】このように、一対の基板３１，３２を対向
配置させ、これらの所定の電極同士をスルーホール４３
内の導電柱４４にて接続しているので、第２の従来例お
よび第３の従来例のように半導体基板の所望位置に他の
半導体層としての半導体領域を形成しなくても済み、両
領域の格子定数の差による高密度の転位の発生、さらに
クラック等の発生を防止できる。
配置させ、これらの所定の電極同士をスルーホール４３
内の導電柱４４にて接続しているので、第２の従来例お
よび第３の従来例のように半導体基板の所望位置に他の
半導体層としての半導体領域を形成しなくても済み、両
領域の格子定数の差による高密度の転位の発生、さらに
クラック等の発生を防止できる。
【００２８】［第２の実施例］図５は本発明の第２の実
施例の半導体集積回路を示す図である。図５中の５１は
Ｓｉからなる第１の半導体基板、５２はＧａＡｓからな
る第２の半導体基板、５３ａは前記第１の半導体基板５
１の上面の一部に形成されたｎ型Ｓｉ−ＭＯＳＦＥＴ素
子またはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等の第１の半導体
素子、５４ａは前記第２の半導体基板５２の下面の一部
に形成されたｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子、ｐ型Ｇ
ａＡｓ−ＭＥＳＦＥＴ素子、ｎ型ＨＥＭＴ、ｐ型ＨＥＭ
ＴまたはＨＢＴ等の第２の半導体素子、５３ｂは前記第
１の半導体基板５１の上面で前記第１の半導体素子５３
ａに隣接して形成されたｎ型Ｓｉ−ＭＯＳＦＥＴ素子ま
たはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等の第３の半導体素
子、５４ｂは前記第２の半導体基板５２の下面で前記第
２の半導体素子５４ａに隣接して形成されたｎ型ＧａＡ
ｓ−ＭＥＳＦＥＴ素子、ｐ型ＧａＡｓ−ＭＥＳＦＥＴ素
子、ｎ型ＨＥＭＴ、ｐ型ＨＥＭＴまたはＨＢＴ等の第４
の半導体素子、５５ａ，５５ｂ，５５ｃは前記第１の半
導体素子５３ａの電極、５６ａ，５６ｂ，５６ｃは前記
第２の半導体素子５４ａの電極、５７ａ，５７ｂ，５７
ｃは前記第３の半導体素子５３ｂの電極、５８ａ，５８
ｂ，５８ｃは前記第４の半導体素子５４ｂの電極、６２
は表面に接着性を有するポリイミド樹脂製等の絶縁膜、
６３は前記絶縁膜６２の上下面を貫通するスルーホー
ル、６４は前記スルーホール６３内に埋め込まれたタン
グステン等の金属製の導電柱（バイヤメタル）、６５は
Ｓｉ−ＩＣ、６６はＧａＡｓ−ＩＣである。
施例の半導体集積回路を示す図である。図５中の５１は
Ｓｉからなる第１の半導体基板、５２はＧａＡｓからな
る第２の半導体基板、５３ａは前記第１の半導体基板５
１の上面の一部に形成されたｎ型Ｓｉ−ＭＯＳＦＥＴ素
子またはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等の第１の半導体
素子、５４ａは前記第２の半導体基板５２の下面の一部
に形成されたｎ型ＧａＡｓ−ＭＥＳＦＥＴ素子、ｐ型Ｇ
ａＡｓ−ＭＥＳＦＥＴ素子、ｎ型ＨＥＭＴ、ｐ型ＨＥＭ
ＴまたはＨＢＴ等の第２の半導体素子、５３ｂは前記第
１の半導体基板５１の上面で前記第１の半導体素子５３
ａに隣接して形成されたｎ型Ｓｉ−ＭＯＳＦＥＴ素子ま
たはｐ型Ｓｉ−ＭＯＳＦＥＴ素子等の第３の半導体素
子、５４ｂは前記第２の半導体基板５２の下面で前記第
２の半導体素子５４ａに隣接して形成されたｎ型ＧａＡ
ｓ−ＭＥＳＦＥＴ素子、ｐ型ＧａＡｓ−ＭＥＳＦＥＴ素
子、ｎ型ＨＥＭＴ、ｐ型ＨＥＭＴまたはＨＢＴ等の第４
の半導体素子、５５ａ，５５ｂ，５５ｃは前記第１の半
導体素子５３ａの電極、５６ａ，５６ｂ，５６ｃは前記
第２の半導体素子５４ａの電極、５７ａ，５７ｂ，５７
ｃは前記第３の半導体素子５３ｂの電極、５８ａ，５８
ｂ，５８ｃは前記第４の半導体素子５４ｂの電極、６２
は表面に接着性を有するポリイミド樹脂製等の絶縁膜、
６３は前記絶縁膜６２の上下面を貫通するスルーホー
ル、６４は前記スルーホール６３内に埋め込まれたタン
グステン等の金属製の導電柱（バイヤメタル）、６５は
Ｓｉ−ＩＣ、６６はＧａＡｓ−ＩＣである。
【００２９】ここで、前記スルーホール６３は、前記第
１の半導体素子５３ａの前記電極５５ａ，５５ｂ，５５
ｃのうち一の電極（第１の電極と称す）５５ａが配され
た位置から、前記第２の半導体素子５４ａの前記電極５
６ａ，５６ｂ，５６ｃのうち一の電極（第２の電極と称
す）５６ａが配された位置にかけて貫通されている。こ
れにより、前記スルーホール６３内の前記導電柱６４
（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子５３ａ
の第１の電極５５ａと前記第２の半導体素子５４ａの第
２の電極５６ａとを互いに電気的に接続している。この
ように構成することで、例えばＳｉ−ＩＣ６５としてＳ
ｉ−ＬＳＩを形成し、またＧａＡｓ−ＩＣ６６としてＧ
ａＡｓ−ＭＭＩＣ（モノリシック形マイクロ波集積回
路）を形成する等、複雑な半導体集積回路の構成が可能
となる。特に、前記ＭＭＩＣは周波数が１ＧＨｚ以下の
低い周波数帯域では回路要素の面積が大きくなるため、
従来のＭＭＩＣではその他の回路を併せて集積したい場
合等において半導体基板面積が有効に利用できないとい
う課題があったが、本実施例では、様々な回路を二枚の
半導体基板５１，５２に分けて作成できるため、回路要
素の面積が大きくても半導体集積回路全体の平面視面積
を半減でき、設計上の支障を解消できる。
１の半導体素子５３ａの前記電極５５ａ，５５ｂ，５５
ｃのうち一の電極（第１の電極と称す）５５ａが配され
た位置から、前記第２の半導体素子５４ａの前記電極５
６ａ，５６ｂ，５６ｃのうち一の電極（第２の電極と称
す）５６ａが配された位置にかけて貫通されている。こ
れにより、前記スルーホール６３内の前記導電柱６４
（導電体）が、前記ｐ型Ｓｉ−ＭＯＳＦＥＴ素子５３ａ
の第１の電極５５ａと前記第２の半導体素子５４ａの第
２の電極５６ａとを互いに電気的に接続している。この
ように構成することで、例えばＳｉ−ＩＣ６５としてＳ
ｉ−ＬＳＩを形成し、またＧａＡｓ−ＩＣ６６としてＧ
ａＡｓ−ＭＭＩＣ（モノリシック形マイクロ波集積回
路）を形成する等、複雑な半導体集積回路の構成が可能
となる。特に、前記ＭＭＩＣは周波数が１ＧＨｚ以下の
低い周波数帯域では回路要素の面積が大きくなるため、
従来のＭＭＩＣではその他の回路を併せて集積したい場
合等において半導体基板面積が有効に利用できないとい
う課題があったが、本実施例では、様々な回路を二枚の
半導体基板５１，５２に分けて作成できるため、回路要
素の面積が大きくても半導体集積回路全体の平面視面積
を半減でき、設計上の支障を解消できる。
【００３０】［第３の実施例］図６は本発明の第３の実
施例の半導体集積回路を示す図である。本実施例の半導
体集積回路は、第１の半導体基板３１上の第１の半導体
素子３３上に、第１の半導体素子３３の電極３５に対応
したスルーホール４３を有する絶縁膜４２を載せ、絶縁
膜４２上に第２の半導体基板３２下の第２の半導体素子
３４をその電極３８がスルーホール４３に対応するよう
にして載せている点が、第１の実施例と同様であるが、
第１の実施例では第２の半導体基板３２が第１の半導体
基板３１と同様に大面積とされて配置されていたのに対
し、本実施例では、第２の半導体基板３２および絶縁膜
４２が第１の半導体基板３１の上方に部分的に存在する
よう構成された点が異なる。その他の構成は第１の実施
例と同様であり、同様の機能を有する部材については同
一符号を付し、その説明を省略する。本実施例による
と、第２の半導体基板３２について必要のある領域のみ
を形成し、寄生容量の低減等が可能となる。その他の作
用、効果については第１の実施例と同様である。
施例の半導体集積回路を示す図である。本実施例の半導
体集積回路は、第１の半導体基板３１上の第１の半導体
素子３３上に、第１の半導体素子３３の電極３５に対応
したスルーホール４３を有する絶縁膜４２を載せ、絶縁
膜４２上に第２の半導体基板３２下の第２の半導体素子
３４をその電極３８がスルーホール４３に対応するよう
にして載せている点が、第１の実施例と同様であるが、
第１の実施例では第２の半導体基板３２が第１の半導体
基板３１と同様に大面積とされて配置されていたのに対
し、本実施例では、第２の半導体基板３２および絶縁膜
４２が第１の半導体基板３１の上方に部分的に存在する
よう構成された点が異なる。その他の構成は第１の実施
例と同様であり、同様の機能を有する部材については同
一符号を付し、その説明を省略する。本実施例による
と、第２の半導体基板３２について必要のある領域のみ
を形成し、寄生容量の低減等が可能となる。その他の作
用、効果については第１の実施例と同様である。
【００３１】［変形例］ （１）図に示すように、上記各実施例において、第１の
半導体基板をシリコン部材で構成し、第２の半導体基板
をガリウム・砒素部材で構成していたが、形成する半導
体素子の特性設計に応じて上記以外の材料、例えばＩｎ
Ｐ、ＧａＩｎＡｓ、ＧａＳｂ、ＧａＰ、ＩｎＳｂ等で構
成してもよい。このように、第１の半導体基板と第２の
半導体基板の材料を変えることで、別々の特性の半導体
素子を容易に集積できる。 （２）上記各実施では、絶縁膜４２に接着性樹脂を混入
しその全体にわたって接着性を有せしめていたが、絶縁
膜４２の焼成後等において接着性が劣化する場合、さら
に同一の材料からなる別の薄い接着性絶縁膜を前記絶縁
膜４２の表面に塗布し、その接着性を確保してもよい。
さらに、前記絶縁膜４２に接着性樹脂を混入せず、その
表面のみ導電性接着材を塗布してもよい。
半導体基板をシリコン部材で構成し、第２の半導体基板
をガリウム・砒素部材で構成していたが、形成する半導
体素子の特性設計に応じて上記以外の材料、例えばＩｎ
Ｐ、ＧａＩｎＡｓ、ＧａＳｂ、ＧａＰ、ＩｎＳｂ等で構
成してもよい。このように、第１の半導体基板と第２の
半導体基板の材料を変えることで、別々の特性の半導体
素子を容易に集積できる。 （２）上記各実施では、絶縁膜４２に接着性樹脂を混入
しその全体にわたって接着性を有せしめていたが、絶縁
膜４２の焼成後等において接着性が劣化する場合、さら
に同一の材料からなる別の薄い接着性絶縁膜を前記絶縁
膜４２の表面に塗布し、その接着性を確保してもよい。
さらに、前記絶縁膜４２に接着性樹脂を混入せず、その
表面のみ導電性接着材を塗布してもよい。
【００３２】
【発明の効果】本発明の請求項１によると、第１の半導
体基板の表面の第１の半導体素子と、第２の半導体基板
の表面の第２の半導体素子との間に絶縁膜を介装し、両
半導体素子の電極を絶縁膜内の導電体で接続しているの
で、両基板を絶縁膜の厚さ程度に近接させつつも、互い
に異なる材料の半導体基板の各々に、夫々の材料の特性
に応じた半導体素子を形成することができ、回路全体と
しての高速動作を可能にする等、その電気的特性を向上
させ得る。特に、請求項４のように第２の半導体基板を
ガリウム・砒素部材で構成すれば、第２の半導体素子の
特性が第１の半導体基板としてのシリコン部材の特性に
拘束されるのを防止でき、例えば第２の半導体素子とし
てｎ型ＦＥＴ素子を構成する場合等において、その動作
周波数あるいは電力効率を大幅に向上させ得る。また、
両半導体素子の離間距離を絶縁膜の厚みに一致させるこ
とができるので、絶縁膜の厚みを発生する寄生容量が十
分小さい範囲内で薄く形成すれば、導電体の長さを短く
でき、導電体の抵抗値を低減できるという効果がある。
体基板の表面の第１の半導体素子と、第２の半導体基板
の表面の第２の半導体素子との間に絶縁膜を介装し、両
半導体素子の電極を絶縁膜内の導電体で接続しているの
で、両基板を絶縁膜の厚さ程度に近接させつつも、互い
に異なる材料の半導体基板の各々に、夫々の材料の特性
に応じた半導体素子を形成することができ、回路全体と
しての高速動作を可能にする等、その電気的特性を向上
させ得る。特に、請求項４のように第２の半導体基板を
ガリウム・砒素部材で構成すれば、第２の半導体素子の
特性が第１の半導体基板としてのシリコン部材の特性に
拘束されるのを防止でき、例えば第２の半導体素子とし
てｎ型ＦＥＴ素子を構成する場合等において、その動作
周波数あるいは電力効率を大幅に向上させ得る。また、
両半導体素子の離間距離を絶縁膜の厚みに一致させるこ
とができるので、絶縁膜の厚みを発生する寄生容量が十
分小さい範囲内で薄く形成すれば、導電体の長さを短く
でき、導電体の抵抗値を低減できるという効果がある。
【００３３】本発明の請求項２によると、第２の半導体
基板について必要のある領域のみを形成し、寄生容量の
低減等が可能となるという効果がある。
基板について必要のある領域のみを形成し、寄生容量の
低減等が可能となるという効果がある。
【００３４】本発明の請求項３によると、第１の半導体
素子を第１の半導体基板の上面に形成し、第２の半導体
素子を第２の半導体基板の下面で第１の半導体素子に対
向配置して形成しているので、第１の半導体基板の上面
側の第１の半導体素子と、第２の半導体基板の下面側の
第２の半導体素子とを最短距離の長さの導電体で接続で
き、導電体の抵抗値を低減できる。また、製造時には、
両半導体素子の電極の間に導電体を挟むだけで、両者間
の電気的導通をとることができ、接続作業が極めて容易
となるという効果がある。
素子を第１の半導体基板の上面に形成し、第２の半導体
素子を第２の半導体基板の下面で第１の半導体素子に対
向配置して形成しているので、第１の半導体基板の上面
側の第１の半導体素子と、第２の半導体基板の下面側の
第２の半導体素子とを最短距離の長さの導電体で接続で
き、導電体の抵抗値を低減できる。また、製造時には、
両半導体素子の電極の間に導電体を挟むだけで、両者間
の電気的導通をとることができ、接続作業が極めて容易
となるという効果がある。
【００３５】本発明の請求項５によると、絶縁膜の少な
くとも表面に接着性を有せしめているので、製造時に、
両半導体素子同士の固定を絶縁膜で接着して行うことが
でき、両半導体素子の電極同士を接続作業が極めて容易
となり、また接続した後の両素子の位置ずれを防止でき
るという効果がある。
くとも表面に接着性を有せしめているので、製造時に、
両半導体素子同士の固定を絶縁膜で接着して行うことが
でき、両半導体素子の電極同士を接続作業が極めて容易
となり、また接続した後の両素子の位置ずれを防止でき
るという効果がある。
Claims (5)
- 【請求項１】 第１の半導体基板と、 該第１の半導体基板の表面に形成された第１の半導体素
子と、 該第１の半導体素子の表面に形成された第１の電極と、 前記第１の半導体基板と異なる材料が用いられ前記第１
の半導体基板の上側に平行に配置される第２の半導体基
板と、 該第２の半導体基板の表面に形成された第２の半導体素
子と、 該第２の半導体素子の表面に形成された第２の電極と、 前記第１の半導体基板と前記第２の半導体基板の間に介
装される絶縁膜と、 前記絶縁膜内で前記第１の電極の位置から前記第２の電
極の位置にかけて形成された導電体とを備える半導体集
積回路。 - 【請求項２】 前記第２の半導体基板は前記第１の半導
体基板の上方の一部分のみに平行配置される、請求項１
記載の半導体集積回路。 - 【請求項３】 前記第１の半導体素子は前記第１の半導
体基板の上面に形成され、 前記第２の半導体素子は前記第２の半導体基板の下面で
前記第１の半導体素子に対向配置されて形成される、請
求項１記載の半導体集積回路。 - 【請求項４】 前記第１の半導体基板はシリコン部材で
構成され、 前記第２の半導体基板はガリウム・砒素部材で構成され
る、請求項１記載の半導体集積回路。 - 【請求項５】 前記絶縁膜は少なくとも表面に接着性を
有せしめられた、請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319786A JPH07176688A (ja) | 1993-12-20 | 1993-12-20 | 半導体集積回路 |
| US08/512,916 US5606186A (en) | 1993-12-20 | 1995-08-09 | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319786A JPH07176688A (ja) | 1993-12-20 | 1993-12-20 | 半導体集積回路 |
| US08/512,916 US5606186A (en) | 1993-12-20 | 1995-08-09 | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176688A true JPH07176688A (ja) | 1995-07-14 |
Family
ID=26569830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319786A Pending JPH07176688A (ja) | 1993-12-20 | 1993-12-20 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5606186A (ja) |
| JP (1) | JPH07176688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016541110A (ja) * | 2013-10-28 | 2016-12-28 | クアルコム，インコーポレイテッド | ウェハへの異種チャネル材料の統合 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5606186A (en) | 1997-02-25 |
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