JPH0666412B2 - 積層型半導体集積回路 - Google Patents
積層型半導体集積回路Info
- Publication number
- JPH0666412B2 JPH0666412B2 JP1122010A JP12201089A JPH0666412B2 JP H0666412 B2 JPH0666412 B2 JP H0666412B2 JP 1122010 A JP1122010 A JP 1122010A JP 12201089 A JP12201089 A JP 12201089A JP H0666412 B2 JPH0666412 B2 JP H0666412B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- integrated circuit
- electronic circuit
- columnar
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は積層型半導体集積回路に関し、特に積層型半
導体集積回路の層間の信号の授受に関するものである。
導体集積回路の層間の信号の授受に関するものである。
第３図及び第４図に従来の積層型半導体集積回路に用い
られている層間の信号の授受の方法を示す。図におい
て、１はｐ形半導体領域、２はｎ形半導体領域、３は金
属材料による配線、４はポリシリコンによるゲート電
極、６はSiO2よりなる絶縁膜を示す。また、５は金属材
料の埋め込みによるスルーホールによって形成される信
号径路であり、７は柱状半導体で構成される信号の径路
を示す。
られている層間の信号の授受の方法を示す。図におい
て、１はｐ形半導体領域、２はｎ形半導体領域、３は金
属材料による配線、４はポリシリコンによるゲート電
極、６はSiO2よりなる絶縁膜を示す。また、５は金属材
料の埋め込みによるスルーホールによって形成される信
号径路であり、７は柱状半導体で構成される信号の径路
を示す。
次に動作について説明する。
動作は第３図，及び第４図ともに同じであり、それぞれ
柱状半導体による信号径路7,及び金属材料の埋め込みに
よるスルーホールからなる信号径路５により下層のｐ形
半導体領域１と上層のｎ形半導体領域２を電気的に接続
することによって積層型半導体集積回路の上層と下層間
の信号の授受を行うことができる。
柱状半導体による信号径路7,及び金属材料の埋め込みに
よるスルーホールからなる信号径路５により下層のｐ形
半導体領域１と上層のｎ形半導体領域２を電気的に接続
することによって積層型半導体集積回路の上層と下層間
の信号の授受を行うことができる。
従来の積層型半導体集積回路では、以上のように、単に
金属を埋め込んだスルーホール５、あるいは柱状半導体
７のみでの層間の信号の授受を行っていたので、上下の
信号の伝送径路はその材料が半導体であっても受動素子
としてしか扱えず、半導体チップ内の空間を無駄にして
いた。
金属を埋め込んだスルーホール５、あるいは柱状半導体
７のみでの層間の信号の授受を行っていたので、上下の
信号の伝送径路はその材料が半導体であっても受動素子
としてしか扱えず、半導体チップ内の空間を無駄にして
いた。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、集積度を向上することができる
積層型半導体集積回路を提供することを目的とする。
ためになされたもので、集積度を向上することができる
積層型半導体集積回路を提供することを目的とする。
この発明に係る積層型半導体回路は、上下層間の信号の
授受を、その導電率がその外部近傍に設けたゲート電極
の電位で制御される柱状半導体で行うように構成したも
のである。
授受を、その導電率がその外部近傍に設けたゲート電極
の電位で制御される柱状半導体で行うように構成したも
のである。
この発明においては、上下層間の信号の授受を導電率が
外部の電極により制御される柱状半導体で行うようにし
たので、この柱状半導体を形成した空間にも能動素子を
構成することができ、積層型半導体集積回路全体として
の集積度が向上する。
外部の電極により制御される柱状半導体で行うようにし
たので、この柱状半導体を形成した空間にも能動素子を
構成することができ、積層型半導体集積回路全体として
の集積度が向上する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による積層型半導体集積回路
の構成を示しており、図において、7aはＰ形の柱状半導
体領域、8,9はそれぞれ柱状半導体7aの導電率を制御す
るために柱状半導体7aの近傍に設けたゲート電極であ
り、通常の配線やゲートとして用いられる金属材料及び
ポリシリコンで形成されている。また、10は柱状半導体
7a内に生じる空乏層である。その他の記号は第３図，第
４図に示したものと同じである。
の構成を示しており、図において、7aはＰ形の柱状半導
体領域、8,9はそれぞれ柱状半導体7aの導電率を制御す
るために柱状半導体7aの近傍に設けたゲート電極であ
り、通常の配線やゲートとして用いられる金属材料及び
ポリシリコンで形成されている。また、10は柱状半導体
7a内に生じる空乏層である。その他の記号は第３図，第
４図に示したものと同じである。
また、柱状半導体7aは積層構造半導体デバイスのプロセ
スで用いられているシードとよばれるものを使用して形
成してもよく、あるいは特別にエピタキシャル成長法を
用いて形成するようにしてもよい。
スで用いられているシードとよばれるものを使用して形
成してもよく、あるいは特別にエピタキシャル成長法を
用いて形成するようにしてもよい。
次に動作について説明する。
第１図に示した構成、つまり上層のｎ形半導体領域２と
下層のｐ形半導体領域１をｐ形の柱状半導体7aで接続し
た場合の例について説明する。
下層のｐ形半導体領域１をｐ形の柱状半導体7aで接続し
た場合の例について説明する。
この場合は柱状半導体7a内に、外部の電極８あるいは９
の電圧を変えることによって空乏層10を生じさせるこ
と、またさらには生じた空乏層10の大きさを変化させる
ことにより、結果として柱状半導体7aの導電率を制御で
きる。つまり、この柱状半導体7aが空乏層10によってチ
ャネルの導電率の制御を行う接合型FETと同様に動作す
る。また、ゲート電極8,9はそれぞれ単独で用いてもよ
く、それぞれに別の信号を加えてもよい、後者の場合は
FETを直列に接続したことと同様の効果がある。
の電圧を変えることによって空乏層10を生じさせるこ
と、またさらには生じた空乏層10の大きさを変化させる
ことにより、結果として柱状半導体7aの導電率を制御で
きる。つまり、この柱状半導体7aが空乏層10によってチ
ャネルの導電率の制御を行う接合型FETと同様に動作す
る。また、ゲート電極8,9はそれぞれ単独で用いてもよ
く、それぞれに別の信号を加えてもよい、後者の場合は
FETを直列に接続したことと同様の効果がある。
また、さらにはゲート電極8,9はそれぞれ金属配線3,及
びゲート電極４と同一の製造工程で簡単に形成でき、金
属材料による配線３の厚さとポリシリコン配線の厚さ
（つまり、ゲート電極４の厚さ）は柱状半導体7aに構成
されるトランジスタのチャネル長に相当するようにな
る。このため、等価的に柱状半導体7a内のチャネル長を
大きくしたい場合には、柱状半導体7aのゲート電極とし
て金属材料のもの８とポリシリコンのもの９を合わせた
ポリサイド構造にすればよい。また、第２図は本発明の
他の実施例による積層型半導体集積回路の構成を示して
おり、7bはｎ形柱状半導体領域である。本実施例ではｎ
形柱状半導体7bにより上層のｐ形半導体領域１と下層の
ｐ形半導体領域１とを接続するように構成している。こ
のように柱状半導体7bと該柱状半導体7bにより接続され
る上下層の拡散領域の不純物の極性を反対にすることに
より、柱状半導体7bをチャネル領域とするMOS型トラン
ジスタとして動作させることもできる。
びゲート電極４と同一の製造工程で簡単に形成でき、金
属材料による配線３の厚さとポリシリコン配線の厚さ
（つまり、ゲート電極４の厚さ）は柱状半導体7aに構成
されるトランジスタのチャネル長に相当するようにな
る。このため、等価的に柱状半導体7a内のチャネル長を
大きくしたい場合には、柱状半導体7aのゲート電極とし
て金属材料のもの８とポリシリコンのもの９を合わせた
ポリサイド構造にすればよい。また、第２図は本発明の
他の実施例による積層型半導体集積回路の構成を示して
おり、7bはｎ形柱状半導体領域である。本実施例ではｎ
形柱状半導体7bにより上層のｐ形半導体領域１と下層の
ｐ形半導体領域１とを接続するように構成している。こ
のように柱状半導体7bと該柱状半導体7bにより接続され
る上下層の拡散領域の不純物の極性を反対にすることに
より、柱状半導体7bをチャネル領域とするMOS型トラン
ジスタとして動作させることもできる。
このように上記実施例によれば、上下層間の信号の授受
を行う柱状半導体の導電率をその近傍に設けた電極の電
位で制御するようにしたので、この層間の信号の授受を
行う部分も能動素子として使用でき、積層型半導体集積
回路全体としての集積度を向上することができる。
を行う柱状半導体の導電率をその近傍に設けた電極の電
位で制御するようにしたので、この層間の信号の授受を
行う部分も能動素子として使用でき、積層型半導体集積
回路全体としての集積度を向上することができる。
なお、上記実施例では２層構造の積層形半導体集積回路
について説明したが、本発明は２層以上の多層構造のも
のにも当然適用することができ、例えば、ｎ層積層型半
導体回路の場合においては、ｍ層（但し、ｍ＜ｎ）とｍ
＋１層の信号の授受を柱状に形成した不純物半導体で形
成し、かつ柱状半導体の周囲、あるいは近傍に該柱状半
導体の導電率を制御する電極を設けるようにすればよ
い。
について説明したが、本発明は２層以上の多層構造のも
のにも当然適用することができ、例えば、ｎ層積層型半
導体回路の場合においては、ｍ層（但し、ｍ＜ｎ）とｍ
＋１層の信号の授受を柱状に形成した不純物半導体で形
成し、かつ柱状半導体の周囲、あるいは近傍に該柱状半
導体の導電率を制御する電極を設けるようにすればよ
い。
以上のように本発明によれば、積層型半導体集積回路の
層間の信号の授受を柱状の半導体で行い、その導電率を
その近傍に設けたゲート電極の電位で制御するようにし
たので、この信号の授受に関わる柱状半導領域もトラン
ジスタ等の能動素子として使用することができるように
なり、集積度を向上できる効果がある。
層間の信号の授受を柱状の半導体で行い、その導電率を
その近傍に設けたゲート電極の電位で制御するようにし
たので、この信号の授受に関わる柱状半導領域もトラン
ジスタ等の能動素子として使用することができるように
なり、集積度を向上できる効果がある。
第１図は本発明の一実施例による積層型半導体集積回路
の層間の信号の授受の形態を示す図、第２図は本発明の
他の実施例による積層型半導体集積回路の層間の信号の
授受の形態を示す図、第３図，及び第４図はともに従来
の積層型半導体集積回路内で用いられる層間の信号の授
受の形態を示す図である。 図において、１はｐ形半導体領域、２はｎ形半導体領
域、３は金属材料による配線、４は通常のトランジスタ
で用いられるゲート電極、５は従来の層間の信号の授受
に使用されている金属埋め込みのスルーホールによる信
号径路、６は絶縁膜、7aはｐ形柱状半導体領域、7bはｎ
形柱状半導体領域、８は柱状半導体の近傍に設けられ、
柱状半導体の導電率を制御するゲート電極のうち金属配
線材料で形成されているもの、９は同じくポリシリコン
で形成されているもの、10は空乏層である。 なお図中同一符号は同一又は相当部分を示す。
の層間の信号の授受の形態を示す図、第２図は本発明の
他の実施例による積層型半導体集積回路の層間の信号の
授受の形態を示す図、第３図，及び第４図はともに従来
の積層型半導体集積回路内で用いられる層間の信号の授
受の形態を示す図である。 図において、１はｐ形半導体領域、２はｎ形半導体領
域、３は金属材料による配線、４は通常のトランジスタ
で用いられるゲート電極、５は従来の層間の信号の授受
に使用されている金属埋め込みのスルーホールによる信
号径路、６は絶縁膜、7aはｐ形柱状半導体領域、7bはｎ
形柱状半導体領域、８は柱状半導体の近傍に設けられ、
柱状半導体の導電率を制御するゲート電極のうち金属配
線材料で形成されているもの、９は同じくポリシリコン
で形成されているもの、10は空乏層である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (4)
- 【請求項１】絶縁基板上に形成した第１の半導体基板を
用いて構成される第１の電子回路と、該第１の電子回路
上に絶縁膜を介して形成した第２の半導体基板を用いて
構成される第２の電子回路とを有する積層型半導体集積
回路において、 導電率が制御され、上記第１の電子回路と上記第２の電
子回路間の信号の授受を行なうための柱状半導体部材
と、 この柱状半導体部材の近傍に絶縁膜を介して配置され、
上記柱状半導体部材の導電率を変化させるための制御信
号が印加される導電体層とを設けたことを特徴とする積
層型半導体集積回路。 - 【請求項２】上記導電体層は、上記第１の電子回路の配
線又は電極を構成する層と同じ層に同じ材料によって形
成されたものであることを特徴とする特許請求の範囲第
１項記載の積層型半導体集積回路。 - 【請求項３】上記柱状半導体部材は積層構造形成のため
のシード孔に形成された半導体結晶からなることを特徴
とする特許請求の範囲第１項又は第２項記載の積層型半
導体集積回路。 - 【請求項４】上記柱状半導体部材は第１導電型であり、
上記柱状半導体部材の一端が第１の電子回路に設けられ
た第２導電型の半導体領域に接続され、他端が第２の電
子回路に設けられた第２導電型半導体領域に接続され、
上記柱状半導体部材，第１の電子回路の半導体領域，第
２の電子回路の半導体領域，及び導電体層によってMOS
型トランジスタ構造をなすことを特徴とする特許請求の
範囲第１項ないし第３項のいずれかに記載の積層型半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122010A JPH0666412B2 (ja) | 1989-05-16 | 1989-05-16 | 積層型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122010A JPH0666412B2 (ja) | 1989-05-16 | 1989-05-16 | 積層型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301162A JPH02301162A (ja) | 1990-12-13 |
| JPH0666412B2 true JPH0666412B2 (ja) | 1994-08-24 |
Family
ID=14825337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1122010A Expired - Fee Related JPH0666412B2 (ja) | 1989-05-16 | 1989-05-16 | 積層型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666412B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4731849B2 (ja) * | 2004-07-16 | 2011-07-27 | 株式会社アドバンテスト | 半導体集積回路の製造方法 |
| JP2008218468A (ja) * | 2007-02-28 | 2008-09-18 | Univ Of Ryukyus | ３次元集積回路装置及びその製造方法 |
| JP5355921B2 (ja) * | 2008-03-28 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体装置の作製方法 |
| DE102009049793B3 (de) * | 2009-10-16 | 2011-04-07 | Silicon Sensor International Ag | Halbleiter-Photodetektor und Strahlungsdetektorsystem |
| WO2011155333A1 (ja) * | 2010-06-11 | 2011-12-15 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1989
- 1989-05-16 JP JP1122010A patent/JPH0666412B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02301162A (ja) | 1990-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5028975A (en) | Semiconductor devices and a process for producing the same | |
| US5041884A (en) | Multilayer semiconductor integrated circuit | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| US5184203A (en) | Semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors--all formed in a single semiconductor substrate | |
| JPH1084083A (ja) | 静電気保護回路を備えた半導体装置 | |
| US5260228A (en) | Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors | |
| US5643832A (en) | Semiconductor device and method for fabrication thereof | |
| JPH0666412B2 (ja) | 積層型半導体集積回路 | |
| JPH1065146A (ja) | 半導体集積回路装置 | |
| JPH07114279B2 (ja) | 半導体装置 | |
| JPS6062153A (ja) | 抵抗性ゲ−ト型電界効果トランジスタ論理回路 | |
| JPH0442830B2 (ja) | ||
| JPS63252468A (ja) | メモリセル構造およびその製造方法 | |
| US6677676B1 (en) | Semiconductor device having steady substrate potential | |
| JP2933671B2 (ja) | 半導体集積回路装置 | |
| KR910007513B1 (ko) | 반도체장치의 배선접속부 | |
| JPH08102501A (ja) | 半導体装置 | |
| JP3441104B2 (ja) | 半導体装置 | |
| JPH0255953B2 (ja) | ||
| US6104070A (en) | Semiconductor device with reduced number of through holes and method of manufacturing the same | |
| JPS5814072B2 (ja) | 半導体集積回路装置及びその製法 | |
| JP2663953B2 (ja) | 半導体装置 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| EP0281590B1 (en) | Integrated circuit masterslice | |
| JPS62291056A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |