JP4731849B2 - 半導体集積回路の製造方法 - Google Patents

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Description

本発明は、半導体集積回路、及び半導体集積回路の製造方法に関する。特に本発明は、多層構造で構成される半導体集積回路、及び当該半導体集積回路の製造方法に関する。
図１は、従来技術に係る半導体集積回路におけるＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という。）の断面図を示す。図２は、従来技術に係る半導体集積回路におけるＭＯＳＦＥＴの平面図を示す。図１及び図２において、Ｓはソース電極、Ｄはドレイン電極、Ｇはゲート電極を示す。なお、図１及び図２において、ゲート電極に接続される配線は、簡略化のため図示していない。
図１及び図２では、４つのＭＯＳＦＥＴ１００、１０２、１０４、及び１０６がリング状に接続された回路を表している。図１及び図２に示す半導体集積回路においては、複数のＭＯＳＦＥＴ１００、１０２、１０４、及び１０６が基板１０８に平面的に形成され、複数のＭＯＳＦＥＴ１００、１０２、１０４、及び１０６が配線層１１０及び１１２に形成された配線１１４、１１６、１１８、及び１２０によって相互に接続されている。
図３は、従来技術に係るプログラマブル回路の概念図を示す。プログラマブル回路は、
複数の半導体集積回路Ａ、Ｂ、Ｃ、及びＤ、並びにプログラマブルスイッチマトリックス（以下、「ＰＳＭ」という。）を備える。複数の半導体集積回路Ａ、Ｂ、Ｃ、及びＤは、それぞれ特定の機能を実現し、ＰＳＭは、プログラマブル回路を所望の構成に切り換えるべく、複数の半導体集積回路Ａ、Ｂ、Ｃ、及びＤにそれぞれ接続された信号線の間をスイッチングする。
図４、図５、及び図６は、従来技術に係るＰＳＭの回路構成を示す。ＰＳＭは、例えば、４本の信号線に対して６個のスイッチ１３０、１３２、１３４、１３６、１３８、及び１４０を備え、４本の信号線の間を相互にスイッチングする。図５左に示すように、半導体集積回路Ａに接続された信号線と半導体集積回路Ｃに接続された信号線との間のスイッチ１４０と、半導体集積回路Ｂに接続された信号線と半導体集積回路Ｄに接続された信号線との間のスイッチ１３８とがオンになっている場合には、プログラマブル回路は、図５右に示すような形態の回路として動作する。また、図６左に示すように、半導体集積回路Ａに接続された信号線と半導体集積回路Ｂに接続された信号線との間のスイッチ１３０と、半導体集積回路Ｃに接続された信号線と半導体集積回路Ｄに接続された信号線との間のスイッチ１３４とがオンになっている場合には、プログラマブル回路は、図６右に示すような形態の回路として動作する。
特開平５−５３６８９号公報
図７は、従来技術による８入出力のＰＳＭの平面図を示す。８入出力のＰＳＭは、８本の信号線に対して２８個のスイッチとしてのＭＯＳＦＥＴを備え、８本の信号線の間を相互にスイッチングする。そのため、図１及び図２に示したような従来技術による半導体集積回路においてはＭＯＳＦＥＴが平面的に配置されるので、多数のＭＯＳＦＥＴを用いて複雑な回路を実装する場合に、回路面積が非常に大きくなってしまうという問題がある。
そこで本発明は、上記の課題を解決することができる半導体集積回路、及び半導体集積回路の製造方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
本発明の第１の形態によると、多層構造で構成される半導体集積回路であって、第１半導体層と、第１半導体層に形成された第１半導体層トランジスタと、第１半導体層上に堆積され、金属配線が形成された配線層と、配線層上に堆積された第２半導体層と、第２半導体層に形成された第２半導体層トランジスタとを備える。
第１半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であってもよい。
第２半導体層トランジスタのゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成されてもよい。
第１半導体層トランジスタは、第２半導体層トランジスタより動作速度が速くてもよい。
第１半導体層トランジスタと第２半導体層トランジスタとは、第１半導体層から第２半導体層への方向において少なくとも一部分が重なっていてもよい。
当該半導体集積回路は、複数の信号線の間をそれぞれスイッチングするスイッチマトリックスであり、第１半導体層トランジスタ及び第２半導体層トランジスタは、複数の信号線の間のいずれかをスイッチングしてもよい。
第１半導体層トランジスタは、アナログ信号を伝送し、第２半導体層トランジスタは、デジタル信号を伝送してもよい。
第２半導体層上に堆積された第３半導体層と、第３半導体層に形成された第３半導体層トランジスタとをさらに備え、第３半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であってもよい。
第３半導体層トランジスタのゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成されてもよい。
第２半導体層トランジスタと第３半導体トランジスタとは、同一のフォトマスクを用いて同一のプロセスにより形成されてもよい。
本発明の第２の形態によると、多層構造で構成される半導体集積回路の製造方法であって、第１半導体層に第１半導体層トランジスタを形成する段階と、第１半導体層上に第２半導体層を堆積する段階と、第２半導体層に第２半導体層トランジスタを形成する段階とを備え、第２半導体層トランジスタを形成する段階は、第２半導体層に第２ソース電極及び第２ドレイン電極を形成する段階と、第２半導体層にラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成する段階と、第２半導体層に第１ゲート電極を形成する段階とを有する。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
本発明によれば、回路面積の小さく、配線長の短い、小型の半導体集積回路を提供できる。
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図８は、本発明の第１実施形態に係る半導体集積回路２００の構成の一例を示す。半導体集積回路２００は、複数の入力信号線２０２、複数の出力信号線２０４、及び多層ＭＯＳＦＥＴ２０６を備える。多層ＭＯＳＦＥＴ２０６は、多層構造で構成され、それぞれの層に設けられたＭＯＳＦＥＴで複数の入力信号線２０２及び複数の出力信号線２０４の間を相互にスイッチングすることによって、所定の機能又はプログラマブルな機能を実現する。ＭＯＳＦＥＴを積層して１つのチップに集積化させることによって、半導体集積回路２００の回路面積を小さくすることができるので、チップ面積及び配線量を小さくすることができる。
図９は、本発明の第２実施形態に係る半導体集積回路３００の構成の一例を示す。半導体集積回路３００は、複数の入出力信号線３０２、及び多層ＭＯＳＦＥＴ３０６を備える。多層ＭＯＳＦＥＴ３０６は、多層構造で構成され、それぞれの層に設けられたＭＯＳＦＥＴで複数の入出力信号線３０２の間を相互にスイッチングすることによって、所定の機能又はプログラマブルな機能を実現する。即ち、１本の信号線を入力信号線及び出力信号線として機能させてもよい。
図１０は、第２実施形態に係る多層ＭＯＳＦＥＴ３０６の一部の構成の一例を断面図で示す。なお、第１実施形態に係る多層ＭＯＳＦＥＴ２０６の構成は、第２実施形態に係る多層ＭＯＳＦＥＴ３０６の構成と同一である。
多層ＭＯＳＦＥＴ３０６は、単結晶のシリコンで形成された第１半導体層４００と、第１半導体層４００に形成された複数のＭＯＳＦＥＴ４０４及び４０６と、第１半導体層４００の上層である多結晶のシリコンで形成された第２半導体層４０８と、第２半導体層４０８に形成された複数のＭＯＳＦＥＴ４１０及び４１２と、第２半導体層４０８の上層である配線層４１４とを備える。ＭＯＳＦＥＴ４０４及び４０６は、本発明の第１半導体層トランジスタの一例であり、ＭＯＳＦＥＴ４１０及び４１２は、本発明の第２半導体層トランジスタの一例である。
第１半導体層４００に形成されたＭＯＳＦＥＴ４０４及び４０６、並び第２半導体層４０８に形成されたＭＯＳＦＥＴ４１０及び４１２が有するソース電極、ドレイン電極、及びゲート電極は、配線層４１４に形成された配線４１６を介して、相互に又は外部に接続される。第１半導体層４００に形成されたＭＯＳＦＥＴ４０４及び４０６に接続された配線４１６は、第２半導体層４０８に貫通して形成されたビアホールを経由して配線層４１４に接続される。また、ＭＯＳＦＥＴ４０４又は４０６とＭＯＳＦＥＴ４１０及び４１２とは、第１半導体層４００から第２半導体層４０８への方向において少なくとも一部分が重なっていることが好ましい。これにより、多層ＭＯＳＦＥＴ３０６の回路面積を小さくすることができる。
次に、多層ＭＯＳＦＥＴ３０６の製造方法について説明する。まず、第１半導体層４００を形成し、ＭＯＳＦＥＴ４０４及び４０６を第１半導体層４００に形成する。第１半導体層４００にＭＯＳＦＥＴ４０４及び４０６を形成する場合、第１半導体層４００に、ソース電極及びドレイン電極を形成した後、熱酸化によりゲート絶縁膜を形成して第１ゲート電極を形成する。次に、第１半導体層４００上に第２半導体層４０８を堆積させ、ＭＯＳＦＥＴ４１０及び４１２を第２半導体層４０８に形成する。第２半導体層４０８にＭＯＳＦＥＴ４１０及び４１２を形成する場合、第２半導体層４０８に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。次に、配線４１６を含む配線層４１４を形成する。
以上のように、第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、高性能な多層ＭＯＳＦＥＴ３０６を製造することができる。即ち、第２半導体層４０８のゲート絶縁膜を高温プロセス（８００度）である熱酸化によって生成する場合には、第１半導体層４００に形成された配線、例えば融点が６６０度であるアルミニウムで形成された配線が融けてしまうので、多層ＭＯＳＦＥＴ３０６を形成することができない。なお、第１半導体層４００に融点が高いポリシリコン等で配線を形成することも考えられるが、配線の抵抗が高くなってしまうので、多層ＭＯＳＦＥＴ３０６の性能を低下させてしまう。そこで、第２半導体層４０８のゲート絶縁膜を低電子温度プラズマ（４００度）等のラジカル酸化又はラジカル窒化により形成することによって、第１半導体層４００の配線をアルミニウム等の抵抗が低い金属により形成することができ、高性能な多層ＭＯＳＦＥＴ３０６を製造することができる。
第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成しても、ＭＯＳＦＥＴ４０４及び４０６のゲート絶縁膜の絶縁性は、ＭＯＳＦＥＴ４１０及び４１２のゲート絶縁膜の絶縁性とは概ね同等に形成される。
一方、第１半導体層４００のゲート絶縁膜を熱酸化により形成し、第２半導体層４０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、ＭＯＳＦＥＴ４０４及び４０６のゲート絶縁膜は、ＭＯＳＦＥＴ４１０及び４１２のゲート絶縁膜より絶縁性が高く、つまり、ＭＯＳＦＥＴ４０４又は４０６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ４１０又は４１２のソース電極とドレイン電極との間の単位長さ当たりの絶縁性より高くなる場合には、ＭＯＳＦＥＴ４０４及び４０６とＭＯＳＦＥＴ４１０及び４１２との電気的特性を統一するため、ＭＯＳＦＥＴ４０４及び４０６を、ＭＯＳＦＥＴ４１０及び４１２より小さくしてもよい。また、この場合、ＭＯＳＦＥＴ４０４及び４０６のゲート電圧は、ＭＯＳＦＥＴ４１０及び４１２のゲート電圧より小さく、ＭＯＳＦＥＴ４０４及び４０６は、ＭＯＳＦＥＴ４１０及び４１２より動作速度が速い。
そこで、ＭＯＳＦＥＴ４０４及び４０６又はＭＯＳＦＥＴ４１０及び４１２が伝送する信号を次にように決定することによって、ＭＯＳＦＥＴ４０４及び４０６又はＭＯＳＦＥＴ４１０及び４１２を性能に応じて動作させ、多層ＭＯＳＦＥＴ３０６全体として高性能に動作させてもよい。例えば、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ４０４及び４０６は、所定周波数より高い周波数の高周波信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ４１０及び４１２は、所定周波数より低い周波数の低周波信号を伝送する。他の例においては、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ４０４及び４０６は、アナログ信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ４１０及び４１２は、デジタル信号を伝送する。このように、熱酸化及びラジカル酸化又はラジカル窒化のいずれによってゲート絶縁膜が形成されたか否かによるＭＯＳＦＥＴの性能に応じて異なる種類の信号を入出力させることによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因する多層ＭＯＳＦＥＴ３０６の性能の低下を防ぐことができる。
図１１は、第２実施形態に係る多層ＭＯＳＦＥＴ３０６の一部の構成の一例を断面図で示す。なお、第１実施形態に係る多層ＭＯＳＦＥＴ２０６の構成は、第２実施形態に係る多層ＭＯＳＦＥＴ３０６の構成と同一である。
多層ＭＯＳＦＥＴ３０６は、単結晶のシリコンで形成された第１半導体層５００と、第１半導体層５００に形成された複数のＭＯＳＦＥＴ５０４及び５０６と、第１半導体層５００の上層である多結晶のシリコンで形成された第２半導体層５０８と、第２半導体層５０８に形成された複数のＭＯＳＦＥＴ５１０及び５１２と、第２半導体層５０８の上層である多結晶のシリコンで形成された第３半導体層５２２と、第３半導体層５２２に形成された複数のＭＯＳＦＥＴ５２４及び５２６と、第１半導体層５００と第２半導体層５０８との間に設けられた配線層５１４と、第２半導体層５０８と第３半導体層５２２との間に設けられ配線層５１８と、第３半導体層５２２の上層である配線層５２８とを備える。ＭＯＳＦＥＴ５０４及び５０６は、本発明の第１半導体層トランジスタの一例であり、ＭＯＳＦＥＴ５１０及び５１２は、本発明の第２半導体層トランジスタの一例であり、ＭＯＳＦＥＴ５２４及び５２６は、本発明の第３半導体層トランジスタの一例である。
配線層５１４には、第１半導体層５００に形成されたＭＯＳＦＥＴ５０４及び５０６をＭＯＳＦＥＴ５１０、５１２、５２４、若しくは５２８又は外部と接続する金属配線５１６が形成されている。配線層５１８には、第２半導体層５０８に形成されたＭＯＳＦＥＴ５１０及び５１２をＭＯＳＦＥＴ５０４、５０６、５２４、若しくは５２６又は外部と接続する金属配線５２０が形成されている。配線層５２８には、第３半導体層５２２に形成されたＭＯＳＦＥＴ５２４及び５２６をＭＯＳＦＥＴ５０４、５０６、５１０、若しくは５１２又は外部と接続する配線５３０が形成されている。ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５１０及び５１２とは、第１半導体層５００から第２半導体層５０８への方向において少なくとも一部分が重なっていることが好ましく、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とは、第２半導体層５０８から第３半導体層５２２への方向において少なくとも一部分が重なっていることが好ましい。また、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とは、第２半導体層５０８又は第３半導体層における同一の位置に形成されてもよい。これにより、多層ＭＯＳＦＥＴ３０６の回路面積を小さくすることができる。
次に、多層ＭＯＳＦＥＴ３０６の製造方法について説明する。まず、第１半導体層５００を形成し、ＭＯＳＦＥＴ５０４及び５０６を第１半導体層５００に形成する。第１半導体層５００にＭＯＳＦＥＴ５０４及び５０６を形成する場合、第１半導体層５００に、ソース電極及びドレイン電極を形成した後、熱酸化によりゲート絶縁膜を形成して第１ゲート電極を形成する。次に、配線層５１４を第１半導体層５００上に堆積させ、例えばアルミニウム等の金属を材料とする金属配線５１６を配線層５１４に形成する。次に、配線層５１４上に第２半導体層５０８を堆積させ、ＭＯＳＦＥＴ５１０及び５１２を第２半導体層５０８に形成する。第２半導体層５０８にＭＯＳＦＥＴ５１０及び５１２を形成する場合、第２半導体層５０８に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。
次に、配線層５１８を第２半導体層５０８上に堆積させ、例えばアルミニウム等の金属を材料とする金属配線５２０を配線層５１８に形成する。次に、配線層５１８上に第３半導体層５２２を堆積させ、ＭＯＳＦＥＴ５２４及び５２６を第３半導体層５２２に形成する。第３半導体層５２２にＭＯＳＦＥＴ５２４及び５２６を形成する場合、第３半導体層５２２に、ソース電極及びドレイン電極を形成した後、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成してゲート電極を形成する。次に、配線５３０を含む配線層５２８を形成する。なお、ＭＯＳＦＥＴ５１０及び５１２は、同一のフォトマスクを用いて、第２半導体層５０８又は第３半導体層５２２における同一の位置に同一の構造で同一のプロセスにより形成される。
以上のように、第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、高性能な多層ＭＯＳＦＥＴ３０６を製造することができる。即ち、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜を高温プロセス（８００度）である熱酸化によって生成する場合には、第１半導体層５００及び第２半導体層５０８に形成された配線、例えば融点が６６０度であるアルミニウムで形成された配線が融けてしまうので、多層ＭＯＳＦＥＴ３０６を形成することができない。なお、第１半導体層５００及び第２半導体層５０８に融点が高いポリシリコン等で配線を形成することも考えられるが、配線の抵抗が高くなってしまうので、多層ＭＯＳＦＥＴ３０６の性能を低下させてしまう。そこで、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜を低電子温度プラズマ（４００度）等のラジカル酸化又はラジカル窒化により形成することによって、第１半導体層５００の配線をアルミニウム等の抵抗が低い金属により形成することができ、高性能な多層ＭＯＳＦＥＴ３０６を製造することができる。
また、ＭＯＳＦＥＴ５０４又は５０６とＭＯＳＦＥＴ５２４及び５２６とを、第２半導体層５０８又は第３半導体層における同一の位置に同一のレイアウトパターンで形成することによって、同一のフォトマスクを繰り返し使用することができるので、マスクコストを低減することができる。また、第１半導体層５００と第２半導体層５０８との間に配線層５１４を設け、また、第２半導体層５０８と第３半導体層５２２との間の配線層５１８を設けることによって、第２半導体層５０８及び第３半導体層５２２にビアホールを形成する必要がないので、回路の集積度を向上することができ、回路面積を小さくすることができる。
第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成しても、ＭＯＳＦＥＴ５０４及び５０６のゲート絶縁膜の絶縁性は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート絶縁膜の絶縁性とは概ね同等に形成される。なお、図１４から図１７において、熱酸化により形成されたゲート絶縁膜と比較した、ラジカル酸化又はラジカル窒化により形成されたゲート絶縁膜の性能について説明する。
一方、第１半導体層５００のゲート絶縁膜を熱酸化により形成し、第２半導体層５０８及び第３半導体層５２２のゲート絶縁膜をラジカル酸化又はラジカル窒化により形成することによって、ＭＯＳＦＥＴ５０４及び５０６のゲート絶縁膜は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート絶縁膜より絶縁性が高くなり、ＭＯＳＦＥＴ５１０及び５１２のゲート絶縁膜は、ＭＯＳＦＥＴ５２４及び５２６のゲート絶縁膜と絶縁性が略同一である場合、つまり、ＭＯＳＦＥＴ５０４又は５０６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ５１０、５１２、５２４、又は５２６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性より高く、ＭＯＳＦＥＴ５１０又は５１２のソース電極とドレイン電極との間の単位長さ当たりの絶縁性は、ＭＯＳＦＥＴ５２４又は５２６のソース電極とドレイン電極との間の単位長さ当たりの絶縁性と略同一である場合には、ＭＯＳＦＥＴ５０４及び５０６とＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６との電気的特性を統一するため、ＭＯＳＦＥＴ５０４及び５０６を、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６より小さく、ＭＯＳＦＥＴ５１０及び５１２を、ＭＯＳＦＥＴ５２４及び５２６と略同一の大きさにしてもよい。
また、この場合、ＭＯＳＦＥＴ５０４及び５０６のゲート電圧は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６のゲート電圧より小さく、ＭＯＳＦＥＴ５１０及び５１２のゲート電圧は、ＭＯＳＦＥＴ５２４及び５２６のゲート電圧と略同一となる。また、ＭＯＳＦＥＴ５０４及び５０６は、ＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６より動作速度が速く、ＭＯＳＦＥＴ５１０及び５１２は、ＭＯＳＦＥＴ５２４及び５２６と略同一の動作速度である。
そこで、ＭＯＳＦＥＴ５０４及び５０６又はＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６が伝送する信号を次にように決定することによって、ＭＯＳＦＥＴ５０４及び５０６又はＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６を性能に応じて動作させ、多層ＭＯＳＦＥＴ３０６全体として高性能に動作させてもよい。例えば、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ５０４及び５０６は、所定周波数より高い周波数の高周波信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６は、所定周波数より低い周波数の低周波信号を伝送する。他の例においては、ゲート絶縁膜が熱酸化により形成されたＭＯＳＦＥＴ５０４及び５０６は、アナログ信号を伝送し、ゲート絶縁膜がラジカル酸化又はラジカル窒化により形成されたＭＯＳＦＥＴ５１０、５１２、５２４、及び５２６は、デジタル信号を伝送する。このように、熱酸化及びラジカル酸化又はラジカル窒化のいずれによってゲート絶縁膜が形成されたか否かによるＭＯＳＦＥＴの性能に応じて異なる種類の信号を入出力させることによって、ラジカル酸化又はラジカル窒化により形成されたことによるＭＯＳＦＥＴの性能の低下に起因する多層ＭＯＳＦＥＴ３０６の性能の低下を防ぐことができる。
図１２及び図１３は、第２実施形態に係る多層ＭＯＳＦＥＴ３０６の構成の一例を平面図で示す。図１２は、第１半導体層５００及び配線層５１４の平面図であり、図１３は、第２半導体層５０８及び配線層５１８の平面図である。
図１２に示すように、第１半導体層５００には、ＭＯＳＦＥＴ７０１〜７１８が形成されており、図１３に示すように、第２半導体層５０８には、ＭＯＳＦＥＴ７１９〜７２８が形成されている。多層ＭＯＳＦＥＴ３０６は、複数の信号線６０１〜６０８の間をそれぞれスイッチングする８入出力のＰＳＭであり、配線層５１４及び配線層５１８に形成された配線、並びにスルーホール８０１〜８０７によって、ＭＯＳＦＥＴ７０１〜７２８は相互に接続され、ＭＯＳＦＥＴ７０１〜７２８は、複数の信号線６０１〜６０８の間のいずれかをそれぞれスイッチングする。
具体的には、ＭＯＳＦＥＴ７０１は信号線６０１と信号線６０５との間を、ＭＯＳＦＥＴ７０２は信号線６０２と信号線６０５との間を、ＭＯＳＦＥＴ７０３は信号線６０３と信号線６０５との間を、ＭＯＳＦＥＴ７０４は信号線６０４と信号線６０５との間を、ＭＯＳＦＥＴ７０５は信号線６０１と信号線６０６との間を、ＭＯＳＦＥＴ７０６は信号線６０２と信号線６０６との間を、ＭＯＳＦＥＴ７０７は信号線６０３と信号線６０６との間を、ＭＯＳＦＥＴ７０８は信号線６０４と信号線６０６との間を、ＭＯＳＦＥＴ７０９は信号線６０１と信号線６０７との間を、ＭＯＳＦＥＴ７１０は信号線６０２と信号線６０７との間を、ＭＯＳＦＥＴ７１１は信号線６０３と信号線６０７との間を、ＭＯＳＦＥＴ７１２は信号線６０４と信号線６０７との間を、ＭＯＳＦＥＴ７１３は信号線６０２と信号線６０４との間を、ＭＯＳＦＥＴ７１４は信号線６０１と信号線６０３との間を、ＭＯＳＦＥＴ７１５は信号線６０２と信号線６０３との間を、ＭＯＳＦＥＴ７１６は信号線６０１と信号線６０２との間を、ＭＯＳＦＥＴ７１７は信号線６０３と信号線６０４との間を、ＭＯＳＦＥＴ７１８信号線６０１と信号線６０４との間をそれぞれスイッチングする。
また、ＭＯＳＦＥＴ７１９は信号線６０５と信号線６０８との間を、ＭＯＳＦＥＴ７２０は信号線６０５と信号線６０６との間を、ＭＯＳＦＥＴ７２１は信号線６０７と信号線６０８との間を、ＭＯＳＦＥＴ７２２は信号線６０６と信号線６０７との間を、ＭＯＳＦＥＴ７２３は信号線６０５と信号線６０７との間を、ＭＯＳＦＥＴ７２４信号線６０６と信号線６０８との間を、ＭＯＳＦＥＴ７２５は信号線６０１と信号線６０８との間を、ＭＯＳＦＥＴ７２６は信号線６０２と信号線６０８との間を、ＭＯＳＦＥＴ７２７は信号線６０３と信号線６０８との間を、ＭＯＳＦＥＴ７２８は信号線６０４と信号線６０８との間をそれぞれスイッチングする。
以上のように、ＭＯＳＦＥＴ７０１〜７２８を第１半導体層５００及び第２半導体層５０８に分割し積層して多層ＭＯＳＦＥＴ３０６を構成することによって、図７に示した従来技術による８入出力のＰＳＭと比較すると明らかなように、多層ＭＯＳＦＥＴ３０６の回路面積を小さくすることができる。そのため、チップ面積を小さくすることができるので配線長を短くすることができ、その結果、配線遅延時間が小さくなり、回路を高速で動作させることができる。
また、図１０及び図１１において説明したように、第１半導体層５００に形成されるＭＯＳＦＥＴ７０１〜７１８のゲート絶縁膜は、熱酸化により形成され、第２半導体層５０８に形成されるＭＯＳＦＥＴ７１９〜７２８のゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成されることにより、ＭＯＳＦＥＴ７１９〜７２８は、ＭＯＳＦＥＴ７０１〜７１８より大きくなる場合には、第２半導体層５１８に形成されるＭＯＳＦＥＴの数は、第１半導体層に形成されるＭＯＳＦＥＴの数より少ないことが好ましい。これにより、第１半導体層５００に形成される回路の回路面積と第２半導体層５０８に形成される回路の回路面積とを略等しくすることができるので、多層ＭＯＳＦＥＴ３０６のチップ面積を小さくすることができる。
図１４は、ゲート絶縁膜に印加される電界とリーク電流の電流密度との関係を示す。横軸はゲート絶縁膜に印加される電界（ＭＶ／ｃｍ）であり、縦軸はリーク電流の電流密度（Ａ／ｃｍ２）である。そして、熱酸化により形成されたゲート絶縁膜（熱酸化膜：膜厚２０．７ｎｍ）、熱酸化により形成されたゲート絶縁膜（熱酸化膜：膜厚１５ｎｍ）、ラジカル酸化により形成されたゲート絶縁膜（ラジカル酸化膜：膜厚１８．４ｎｍ）、ラジカル酸化により形成されたゲート絶縁膜（ラジカル酸化膜：膜厚９．４ｎｍ）、及びラジカル窒化により形成されたゲート絶縁膜（ラジカル窒化膜：膜厚９．８ｎｍ）についてリーク電流の大きさを比較する。なお、ゲート電極直下におけるキャリアの濃度を規定する不純物の濃度（ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎ）が１０−４ｃｍ−２である場合を示す。
図１４に示すように、ラジカル酸化膜のリーク電流は、熱酸化膜のリーク電流と概ね同等か、又は熱酸化膜のリーク電流より小さい。また、ラジカル窒化膜のリーク電流は、電界が約４（ＭＶ／ｃｍ）より大きい場合には膜厚が２０．７ｎｍの熱酸化膜のリーク電流より小さく、電界が約７（ＭＶ／ｃｍ）より大きい場合には膜厚が１５ｎｍの熱酸化膜のリーク電流より小さい。したがって、ラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成した場合であっても、熱酸化によりゲート絶縁膜を形成した場合に比べて、より高性能なＭＯＳＦＥＴを形成することができる。
図１５は、ゲート電圧とゲート絶縁膜の寿命との関係を示す。横軸はゲート電圧であり、縦軸はＴＤＤＢ（酸化膜経時破壊)評価による半数のゲート絶縁膜が破壊されるまでの時間（寿命）である。そして、熱酸化により形成された熱酸化膜（Ｄｒｙ ＳｉＯ２）、及びラジカル窒化により形成されたラジカル窒化膜（Ｘｅ／ＮＨ３、Ａｒ／ＮＨ３、Ｋｒ／ＮＨ３）についての寿命を比較する。なお、熱酸化膜及びラジカル窒化膜の膜厚が２．４ｎｍである場合を示す。
図１５に示すように、ラジカル窒化膜は、熱酸化膜に比べて寿命が約３万倍になる場合がある。また、熱酸化膜（Ｄｒｙ ＳｉＯ２）の寿命と、キセノンプラズマによるラジカル窒化により形成されたラジカル窒化膜（Ｘｅ／ＮＨ３）の寿命とを例えば１０年に設定すると、熱酸化膜（Ｄｒｙ ＳｉＯ２）の場合にはゲート電圧として２．１Ｖを印加することができるのに対し、ラジカル窒化膜（Ｘｅ／ＮＨ３）の場合にはゲート電圧として３．０Ｖを印加することができる。したがって、ラジカル窒化によりゲート絶縁膜を形成した場合、熱酸化によりゲート絶縁膜を形成した場合に比べて、より動作速度が高速なＭＯＳＦＥＴを形成することができる。
図１６は、ゲート絶縁膜の耐圧を示す。縦軸はワイブル分布であり、横軸はゲート絶縁膜に印加する電界（Ｂｒｅａｋｄｏｗｎ Ｆｉｅｌｄ）（ＭＶ／ｃｍ）である。ここでは、所定の電圧を印加した場合に絶縁破壊が起きる確率が５０％であるときのワイブル分布を０とする。３．５ｎｍ、５．０ｎｍ、及び７．８ｎｍの３種類の膜厚について実験した結果、低電子温度クリプトンプラズマを用いてラジカル酸化により形成されたゲート絶縁膜は、３種類の膜厚のすべてにおいて、熱酸化により形成されたゲート絶縁膜と概ね同等の耐圧を示している。したがって、低電子温度（４００度）でも高品質なゲート絶縁膜を形成することができることが分かる。
図１７は、ゲート絶縁膜の膜厚と絶縁膜破壊までの電荷Ｑｂｄとの関係を示す。ここで、（破壊までの電荷Ｑｂｄ）＝（固定電流）×（破壊までの時間）であり、ゲート絶縁膜の信頼性指標のひとつである。横軸は実効的なゲート絶縁膜の膜厚であり、縦軸は歩留まり６３％となる場合の電荷Ｑｂｄである。そして、熱酸化により形成された熱酸化膜、及びラジカル酸化により形成されたラジカル酸化膜について比較する。
図１７に示すように、実効的なゲート絶縁膜の膜厚が小さい場合（Ｔｅｆｆ＜１００Ａ）、ラジカル酸化膜は、熱酸化膜に比べてＱｂｄ指標での信頼性が約１．５倍になる。これは、ラジカル酸化膜には、熱酸化膜よりも破壊されにくいことを意味する。したがって、ラジカル酸化によりゲート絶縁膜を形成した場合、熱酸化によりゲート絶縁膜を形成した場合に比べて、寿命が長いＭＯＳＦＥＴを形成することができる。
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
従来技術に係るＭＯＳＦＥＴの断面図である。 従来技術に係るＭＯＳＦＥＴの平面図である。 従来技術に係るプログラマブル回路の概念図である。 従来技術に係るＰＳＭの回路構成である。 従来技術に係るＰＳＭの回路構成である。 従来技術に係るＰＳＭの回路構成である。 従来技術による８入出力のＰＳＭの平面図である。 本発明の第１実施形態に係る半導体集積回路２００の構成を示す図である。 本発明の第２実施形態に係る半導体集積回路３００の構成を示す図である。 第２実施形態に係る多層ＭＯＳＦＥＴ３０６の断面図である。 第２実施形態に係る多層ＭＯＳＦＥＴ３０６の断面図である。 第１半導体層５００及び配線層５１４の平面図である。 第２半導体層５０８及び配線層５１８の平面図である。 ゲート絶縁膜に印加される電界とリーク電流との関係を示す図である。 ゲート電圧とゲート絶縁膜の寿命との関係を示す図である。 ゲート絶縁膜の耐圧を示す図である。 ゲート絶縁膜の膜厚と絶縁膜破壊までの電荷との関係を示す図である。
符号の説明
２００ 半導体集積回路
２０２ 入力信号線
２０４ 出力信号線
２０６ 多層ＭＯＳＦＥＴ
３００ 半導体集積回路
３０２ 入出力信号線
３０６ 多層ＭＯＳＦＥＴ
４００ 第１半導体層
４０４ ＭＯＳＦＥＴ
４０６ ＭＯＳＦＥＴ
４０８ 第２半導体層
４１０ ＭＯＳＦＥＴ
４１２ ＭＯＳＦＥＴ
４１４ 配線層
４１６ 配線
５００ 第１半導体層
５０４ ＭＯＳＦＥＴ
５０６ ＭＯＳＦＥＴ
５０８ 第２半導体層
５１０ ＭＯＳＦＥＴ
５１２ ＭＯＳＦＥＴ
５１４ 配線層
５１６ 金属配線
５１８ 配線層
５２０ 金属配線
５２２ 第３半導体層
５２４ ＭＯＳＦＥＴ
５２６ ＭＯＳＦＥＴ
５２８ 配線層
５３０ 配線
６０１〜６０８ 信号線
７０１〜７２８ ＭＯＳＦＥＴ
８０１〜８０７ スルーホール

Claims (8)

  1. 多層構造で構成される半導体集積回路の製造方法であって、
    第１半導体層に第１半導体層トランジスタを形成する段階と、
    前記第１半導体層上に配線層を形成する段階と、
    前記配線層上に第２半導体層を堆積する段階と、
    前記第２半導体層に第２半導体層トランジスタを形成する段階と
    を備え、
    前記第１半導体層トランジスタを形成する段階は、
    前記第１半導体層トランジスタに第１ソース電極及び第１ドレイン電極を形成する段階と、
    前記第１半導体層トランジスタに熱酸化によりゲート絶縁膜を形成する段階とを有し、
    前記第２半導体層トランジスタを形成する段階は、
    前記第２半導体層トランジスタに第２ソース電極及び第２ドレイン電極を形成する段階と、
    前記第２半導体層トランジスタにラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成する段階と、
    を有する半導体集積回路の製造方法。
  2. 前記第１半導体層に第１半導体層トランジスタを形成する段階は、前記第２半導体層トランジスタよりも小さい前記第１半導体層トランジスタを形成する段階である
    請求項１に記載の半導体集積回路の製造方法。
  3. 前記第２半導体層上に第３半導体層を堆積する段階と、
    前記第３半導体層に第３半導体層トランジスタを形成する段階とをさらに備え、
    前記第３半導体層トランジスタを形成する段階は、
    前記第３半導体層にソース電極及びドレイン電極を形成する段階と、
    前記第３半導体層にラジカル酸化又はラジカル窒化によりゲート絶縁膜を形成する段階とを有し、
    前記第３半導体層トランジスタを、前記第２半導体層トランジスタと同一のフォトマスクを繰り返し用いて形成する
    請求項１から２のいずれか１項に記載の半導体集積回路の製造方法。
  4. 前記第１半導体層トランジスタを形成する段階は、
    前記第２半導体層トランジスタより動作速度が速い前記第１半導体層トランジスタを形成する段階である
    請求項１から３のいずれか１項に記載の半導体集積回路の製造方法。
  5. 前記第２半導体層に第２半導体層トランジスタを形成する段階は、
    前記第１半導体層トランジスタと前記第２半導体層トランジスタとが、前記第１半導体層から前記第２半導体層への方向において少なくとも一部分が重なるように、第２半導体層トランジスタを形成する段階である
    請求項１から４のいずれか１項記載の半導体集積回路の製造方法。
  6. 複数の信号線の間をそれぞれスイッチングするスイッチマトリックスである半導体集積回路を製造する方法であって、
    前記第１半導体層トランジスタを形成する段階は、前記複数の信号線の間のいずれかをスイッチングする前記第１半導体層トランジスタを形成する段階であり、
    前記第２半導体層トランジスタを形成する段階は、前記複数の信号線の間のいずれかをスイッチングする前記第２半導体層トランジスタを形成する段階である
    請求項１から５のいずれか１項に記載の半導体集積回路の製造方法。
  7. 前記第１半導体層トランジスタは、アナログ信号を伝送し、
    前記第２半導体層トランジスタは、デジタル信号を伝送する
    請求項１から６のいずれか１項に記載の半導体集積回路の製造方法。
  8. 前記第２半導体層に第２半導体層トランジスタを形成する段階は、
    前記第１半導体層トランジスタの数よりも少ない数の前記第２半導体層トランジスタを形成する段階である
    請求項１から７のいずれか１項に記載の半導体集積回路の製造方法。
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