JPH0553689A - プログラマブル論理回路装置 - Google Patents
プログラマブル論理回路装置Info
- Publication number
- JPH0553689A JPH0553689A JP3212189A JP21218991A JPH0553689A JP H0553689 A JPH0553689 A JP H0553689A JP 3212189 A JP3212189 A JP 3212189A JP 21218991 A JP21218991 A JP 21218991A JP H0553689 A JPH0553689 A JP H0553689A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- input
- logic
- block
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 １チップのプログラマブル論理回路装置にお
いて、チップ面積の縮小化を図る。 【構成】 チップを多層構造（第１の層１１、第２の層
１２、第３の層１３）とし、論理ブロック１６、入出力
ブロック１５、配線１４、記憶素子およびコンフィギュ
レーション制御回路１７を各層に適当に分散配置した。
このように多層構造とすることにより、ゲート回路規模
の等しい従来の１層構造のものに比べると、チップ面積
は小さくなる。これにより、配線長が短くなり、配線遅
延時間が小さくなる等の効果がある。
いて、チップ面積の縮小化を図る。 【構成】 チップを多層構造（第１の層１１、第２の層
１２、第３の層１３）とし、論理ブロック１６、入出力
ブロック１５、配線１４、記憶素子およびコンフィギュ
レーション制御回路１７を各層に適当に分散配置した。
このように多層構造とすることにより、ゲート回路規模
の等しい従来の１層構造のものに比べると、チップ面積
は小さくなる。これにより、配線長が短くなり、配線遅
延時間が小さくなる等の効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム可能な論理
回路装置に関するものである。
回路装置に関するものである。
【０００２】
【従来の技術】図４は、従来の一般的なプログラマブル
論理回路装置の基本構成を示すものである。４×４のマ
トリクス状に配列された１６個の論理ブロック１のそれ
ぞれには、プログラム可能な組み合わせ論理および／又
はフリッププロップ回路が内蔵されている。また、装置
の周辺にはプログラム可能な、すなわちいくつかの機能
選択が可能な入出力回路が内蔵されている入出力ブロッ
ク２が多数配列されている。そして、論理ブロック１の
行間および列間、並びに論理ブロック１と入出力ブロッ
ク２との間には、交差部に例えばスイッチングマトリク
スなどの接続選択要素を備えた配線３が配置されてい
る。ここでいうスイッチングマトリクスとは、配線３同
士の接続選択および配線３と論理ブロック１または入出
力ブロック２との接続選択を実行するためのものであ
る。また、チップ４の表面全体に図示省略したコンフィ
ギュレーション用の記憶素子が散在しており、これらの
記憶素子に格納されたコンフィギュレーションデータに
より、各論理ブロック１の論理回路構成、入出力ブロッ
ク２の機能、配線３のスイッチングマトリクスなどのス
イッチ設定が特定される。コンフィギュレーション制御
回路５は、外部から与えられるコンフィギュレーション
データを記憶素子に格納する際のデータ転送制御を行う
回路である。
論理回路装置の基本構成を示すものである。４×４のマ
トリクス状に配列された１６個の論理ブロック１のそれ
ぞれには、プログラム可能な組み合わせ論理および／又
はフリッププロップ回路が内蔵されている。また、装置
の周辺にはプログラム可能な、すなわちいくつかの機能
選択が可能な入出力回路が内蔵されている入出力ブロッ
ク２が多数配列されている。そして、論理ブロック１の
行間および列間、並びに論理ブロック１と入出力ブロッ
ク２との間には、交差部に例えばスイッチングマトリク
スなどの接続選択要素を備えた配線３が配置されてい
る。ここでいうスイッチングマトリクスとは、配線３同
士の接続選択および配線３と論理ブロック１または入出
力ブロック２との接続選択を実行するためのものであ
る。また、チップ４の表面全体に図示省略したコンフィ
ギュレーション用の記憶素子が散在しており、これらの
記憶素子に格納されたコンフィギュレーションデータに
より、各論理ブロック１の論理回路構成、入出力ブロッ
ク２の機能、配線３のスイッチングマトリクスなどのス
イッチ設定が特定される。コンフィギュレーション制御
回路５は、外部から与えられるコンフィギュレーション
データを記憶素子に格納する際のデータ転送制御を行う
回路である。
【０００３】このように構成されるプログラマブル論理
回路装置は、外部からコンフィギュレーションデータを
与えて記憶素子に格納することにより、論理ブロック１
内の構成および論理ブロック１同士の接続、論理ブロッ
ク１と入出力ブロック２との接続が特定され、全体とし
て所望の論理回路を実現する。
回路装置は、外部からコンフィギュレーションデータを
与えて記憶素子に格納することにより、論理ブロック１
内の構成および論理ブロック１同士の接続、論理ブロッ
ク１と入出力ブロック２との接続が特定され、全体とし
て所望の論理回路を実現する。
【０００４】
【発明が解決しようとする課題】ところで、この種のプ
ログラマブル論理回路装置は、プログラマブル、すなわ
ちコンフィギュレーションデータによって様々な論理回
路を実現できるという利点を有するが、配線３上のスイ
ッチングマトリクスなどの接続選択要素やコンフィギュ
レーション制御回路といったような、プログラマブルに
するための回路要素が必要であるため、チップ面積が大
きくなりがちである。チップ面積が大きくなると、配線
長が長くなり配線遅延時間が大きくなるという問題が生
じる。
ログラマブル論理回路装置は、プログラマブル、すなわ
ちコンフィギュレーションデータによって様々な論理回
路を実現できるという利点を有するが、配線３上のスイ
ッチングマトリクスなどの接続選択要素やコンフィギュ
レーション制御回路といったような、プログラマブルに
するための回路要素が必要であるため、チップ面積が大
きくなりがちである。チップ面積が大きくなると、配線
長が長くなり配線遅延時間が大きくなるという問題が生
じる。
【０００５】
【課題を解決するための手段】本発明のプログラマブル
論理回路装置は、このような問題点に鑑みて為されたも
のであり、チップを多層構造とし、論理ブロック、入出
力ブロック、配線、記憶素子およびコンフィギュレーシ
ョン制御回路を各層に分散配置したものである。
論理回路装置は、このような問題点に鑑みて為されたも
のであり、チップを多層構造とし、論理ブロック、入出
力ブロック、配線、記憶素子およびコンフィギュレーシ
ョン制御回路を各層に分散配置したものである。
【０００６】
【作用】多層構造としたので、ゲート回路規模の等しい
従来の１層構造のものに比べると、チップ面積は小さく
なる。これにより、配線長が短くなり、配線遅延時間が
小さくなる。
従来の１層構造のものに比べると、チップ面積は小さく
なる。これにより、配線長が短くなり、配線遅延時間が
小さくなる。
【０００７】
【実施例】図１は本発明の一実施例の概念を示す斜視図
である。本実施例のプログラマブル論理回路装置は、３
層構造になっている。第１の層（最上層）１１には、配
線１４が設けられている。この配線１４は、従来の１層
のものと同様に、各交差部に接続選択回路が設けられて
いる。第２の層（中間層）１２には、４×５のマトリク
ス状に配列された２０個の論理ブロック１６およびその
周囲に配列された入出力ブロック１５が設けられてい
る。第３の層（最下層）１３には、コンフィギュレーシ
ョン制御回路１７とコンフィギュレーションデータを格
納する記憶素子が設けられている。第３の層１３はシリ
コン基板表面に形成され、その上に第１の層間絶縁膜を
介して第２の層１２が形成され、さらにその上に第２の
層間絶縁膜を介して第１の層１３が形成されている。各
層は層間絶縁膜に必要に応じて形成されたビア（ＶＩ
Ａ）ホールを介して、電気的に接続されている。このよ
うに、３層構造とすることにより、同じ回路要素を有す
る従来の１層構造のものよりもチップ面積が小さくな
る。
である。本実施例のプログラマブル論理回路装置は、３
層構造になっている。第１の層（最上層）１１には、配
線１４が設けられている。この配線１４は、従来の１層
のものと同様に、各交差部に接続選択回路が設けられて
いる。第２の層（中間層）１２には、４×５のマトリク
ス状に配列された２０個の論理ブロック１６およびその
周囲に配列された入出力ブロック１５が設けられてい
る。第３の層（最下層）１３には、コンフィギュレーシ
ョン制御回路１７とコンフィギュレーションデータを格
納する記憶素子が設けられている。第３の層１３はシリ
コン基板表面に形成され、その上に第１の層間絶縁膜を
介して第２の層１２が形成され、さらにその上に第２の
層間絶縁膜を介して第１の層１３が形成されている。各
層は層間絶縁膜に必要に応じて形成されたビア（ＶＩ
Ａ）ホールを介して、電気的に接続されている。このよ
うに、３層構造とすることにより、同じ回路要素を有す
る従来の１層構造のものよりもチップ面積が小さくな
る。
【０００８】図２は本発明の第２の実施例の概念を示す
斜視図である。この実施例のプログラマブル論理回路装
置は２層構造となっている。第１の層２１には配線２３
が設けられ、さらに、配線２３の交差部に設けられたス
イッチングマトリクス回路のコンフィギュレーションデ
ータを格納する記憶素子が同層全体にちりばめられてい
る。第２の層２２には論理ブロック２４、入出力ブロッ
ク２５およびコンフィギュレーション制御回路２６が設
けられており、さらに、論理ブロック２４および入出力
ブロック２５のコンフィギュレーションデータを格納す
る記憶素子がこの層全体に散りばめられている。この例
では、第２の層２２がシリコン基板表面に形成され、層
間絶縁膜を介して第１の層２１が積層され、両層２１、
２２はビアホールによって必要な箇所が電気的に接続さ
れている。
斜視図である。この実施例のプログラマブル論理回路装
置は２層構造となっている。第１の層２１には配線２３
が設けられ、さらに、配線２３の交差部に設けられたス
イッチングマトリクス回路のコンフィギュレーションデ
ータを格納する記憶素子が同層全体にちりばめられてい
る。第２の層２２には論理ブロック２４、入出力ブロッ
ク２５およびコンフィギュレーション制御回路２６が設
けられており、さらに、論理ブロック２４および入出力
ブロック２５のコンフィギュレーションデータを格納す
る記憶素子がこの層全体に散りばめられている。この例
では、第２の層２２がシリコン基板表面に形成され、層
間絶縁膜を介して第１の層２１が積層され、両層２１、
２２はビアホールによって必要な箇所が電気的に接続さ
れている。
【０００９】図３は第３の実施例を示す概念斜視図であ
る。この実施例も第２実施例と同様に２層構造である
が、構成要素の配置が異なる。すなわち、第１の層３１
には論理ブロック３３、入出力ブロック３４、配線３５
およびコンフィギュレーション制御回路３６が設けら
れ、第２の層３２には論理ブロック３３のコンフィギュ
レーションデータを格納する記憶素子、入出力ブロック
３４のコンフィギュレーションデータを格納する記憶素
子および配線３５のコンフィギュレーションデータを格
納する記憶素子がすべて配置されている。
る。この実施例も第２実施例と同様に２層構造である
が、構成要素の配置が異なる。すなわち、第１の層３１
には論理ブロック３３、入出力ブロック３４、配線３５
およびコンフィギュレーション制御回路３６が設けら
れ、第２の層３２には論理ブロック３３のコンフィギュ
レーションデータを格納する記憶素子、入出力ブロック
３４のコンフィギュレーションデータを格納する記憶素
子および配線３５のコンフィギュレーションデータを格
納する記憶素子がすべて配置されている。
【００１０】なお、上記実施例において、論理ブロッ
ク、入出力ブロック、配線、コンフィギュレーション制
御回路、記憶素子の機能は、上述した従来のプログラマ
ブル論理回路装置におけるそれらの機能と同じであるの
で、詳しい説明はここでは省略する。
ク、入出力ブロック、配線、コンフィギュレーション制
御回路、記憶素子の機能は、上述した従来のプログラマ
ブル論理回路装置におけるそれらの機能と同じであるの
で、詳しい説明はここでは省略する。
【００１１】
【発明の効果】以上説明したように本発明のプログラマ
ブル論理回路装置によれば、多層構造となっているの
で、１層構造の従来装置と比較すると、同等の回路規模
であればチップ面積を小さくすることができる。これに
よって、配線長を短くすることができ配線遅延時間を小
さくすることができる。すなわち、従来装置に比べて小
型で、しかも高速に動作させることができる。また、チ
ップ面積を小さくできるということは、視点を変える
と、チップ面積を従来装置と等しくした場合には、ゲー
ト規模を大きくできる。
ブル論理回路装置によれば、多層構造となっているの
で、１層構造の従来装置と比較すると、同等の回路規模
であればチップ面積を小さくすることができる。これに
よって、配線長を短くすることができ配線遅延時間を小
さくすることができる。すなわち、従来装置に比べて小
型で、しかも高速に動作させることができる。また、チ
ップ面積を小さくできるということは、視点を変える
と、チップ面積を従来装置と等しくした場合には、ゲー
ト規模を大きくできる。
【図１】本発明の一実施例であるプログラマブル論理回
路装置の概念的な構成を示す斜視図。
路装置の概念的な構成を示す斜視図。
【図２】本発明の第２の実施例の概念的な構成を示す斜
視図。
視図。
【図３】本発明の第３の実施例の概念的な構成を示す斜
視図。
視図。
【図４】従来のプログラマブル論理回路装置の概念的な
構成を示す斜視図。
構成を示す斜視図。
１１、２１、３１…第１の層 １２、２２、３２…第２の層 １３…第３の層 １４、２３、３５…配線 １５、２５、３４…入出力ブロック １６、２４、３３…論理ブロック １７、２６、３６…コンフィギュレーション制御回路
Claims (1)
- 【請求項１】 プログラム可能な複数の論理ブロック
と、 外部接続回路との入出力インターフェースを行うプログ
ラム可能な複数の入出力ブロックと、 前記論理ブロック間および論理ブロックと入出力ブロッ
クの間の接続についてプログラム可能な配線と、 前記論理ブロック、入出力ブロックおよび配線に関する
コンフィギュレーションデータを格納する多数の記憶素
子と、 外部から与えられるコンフィギュレーションデータを前
記記憶素子に格納する際のデータ転送制御を行うコンフ
ィギュレーション制御回路とが１つのチップに集積化さ
れたプログラマブル論理回路装置において、 前記チップが多層構造を為し、前記論理ブロック、入出
力ブロック、配線、記憶素子およびコンフィギュレーシ
ョン制御回路が各層に分散配置されていることを特徴と
するプログラマブル論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212189A JPH0553689A (ja) | 1991-08-23 | 1991-08-23 | プログラマブル論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212189A JPH0553689A (ja) | 1991-08-23 | 1991-08-23 | プログラマブル論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553689A true JPH0553689A (ja) | 1993-03-05 |
Family
ID=16618400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212189A Pending JPH0553689A (ja) | 1991-08-23 | 1991-08-23 | プログラマブル論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553689A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8551830B2 (en) | 2004-07-16 | 2013-10-08 | Advantest Corporation | Semiconductor integrated circuit switch matrix |
| JP2018137452A (ja) * | 2012-02-09 | 2018-08-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-08-23 JP JP3212189A patent/JPH0553689A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8551830B2 (en) | 2004-07-16 | 2013-10-08 | Advantest Corporation | Semiconductor integrated circuit switch matrix |
| JP2018137452A (ja) * | 2012-02-09 | 2018-08-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10600792B2 (en) | 2012-02-09 | 2020-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and method for manufacturing semiconductor device |
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