JPH0563082A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0563082A JPH0563082A JP22005191A JP22005191A JPH0563082A JP H0563082 A JPH0563082 A JP H0563082A JP 22005191 A JP22005191 A JP 22005191A JP 22005191 A JP22005191 A JP 22005191A JP H0563082 A JPH0563082 A JP H0563082A
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Abstract
(57)【要約】
【目的】 プログラマブル論理回路装置における論理ブ
ロックや入出力ブロックのような半導体基板上の回路ブ
ロックの入出力端子の位置に自由度を持たせ、過ブロッ
ク間の接続の際の配線経路を最短化する。 【構成】 プログラマブル論理回路装置における論理ブ
ロックや入出力ブロックのような半導体基板上の回路ブ
ロック１１に対して、その周囲を取り囲むようにその半
導体基板上に配置されその回路ブロック１１の入出力端
子１２、１３のいずれかと接続する１または２以上の中
間接続導体１４、１５と、スイッチ手段を介して中間接
続導体１４、１５に選択的に接続され中間接続導体１
４、１５から外側に向かって延びる複数の引き出し導体
２１〜３２とを設けたものである。入出力端子１２、１
３の位置が実質的に引き出し導体２１〜３２の先端部に
置換される。いずれの引き出し導体の先端部を実質的な
入出力端子とするかはスイッチ手段により適宜選択でき
る。
ロックや入出力ブロックのような半導体基板上の回路ブ
ロックの入出力端子の位置に自由度を持たせ、過ブロッ
ク間の接続の際の配線経路を最短化する。 【構成】 プログラマブル論理回路装置における論理ブ
ロックや入出力ブロックのような半導体基板上の回路ブ
ロック１１に対して、その周囲を取り囲むようにその半
導体基板上に配置されその回路ブロック１１の入出力端
子１２、１３のいずれかと接続する１または２以上の中
間接続導体１４、１５と、スイッチ手段を介して中間接
続導体１４、１５に選択的に接続され中間接続導体１
４、１５から外側に向かって延びる複数の引き出し導体
２１〜３２とを設けたものである。入出力端子１２、１
３の位置が実質的に引き出し導体２１〜３２の先端部に
置換される。いずれの引き出し導体の先端部を実質的な
入出力端子とするかはスイッチ手段により適宜選択でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れた回路を有する半導体装置に関するものであり、特
に、プログラマブル論理回路装置として適している半導
体装置に関するものである。
れた回路を有する半導体装置に関するものであり、特
に、プログラマブル論理回路装置として適している半導
体装置に関するものである。
【０００２】
【従来の技術】図４は、半導体装置の一つである従来の
一般的なプログラマブル論理回路装置の基本構成を示す
ものである。４×４のマトリクス状に配列された１６個
の論理ブロック１のそれぞれには、プログラム可能な論
理回路および必要に応じてフリッププロップ回路が内蔵
されている。また、装置の周辺にはプログラム可能な、
すなわちいくつかの機能選択が可能な入出力回路が内蔵
されている入出力ブロック２が多数配列されている。そ
して、論理ブロック１の行間および列間、並びに論理ブ
ロック１と入出力ブロック２との間には、交差部に接続
選択手段を備えた配線３が配置されている。ここでいう
接続選択手段とは、配線３同士の接続選択および配線３
と論理ブロック１または入出力ブロック２との接続選択
を実行するためのものである。また、チップ４の表面全
体に図示省略したコンフィギュレーション用の記憶素子
が散在しており、これらの記憶素子に格納されたコンフ
ィギュレーションデータにより、各論理ブロック１の論
理回路構成、入出力ブロック２の機能、配線３の接続選
択手段のスイッチ設定が特定される。コンフィギュレー
ション制御回路５は、外部から与えられるコンフィギュ
レーションデータを記憶素子に格納する際のデータ転送
制御を行う回路である。
一般的なプログラマブル論理回路装置の基本構成を示す
ものである。４×４のマトリクス状に配列された１６個
の論理ブロック１のそれぞれには、プログラム可能な論
理回路および必要に応じてフリッププロップ回路が内蔵
されている。また、装置の周辺にはプログラム可能な、
すなわちいくつかの機能選択が可能な入出力回路が内蔵
されている入出力ブロック２が多数配列されている。そ
して、論理ブロック１の行間および列間、並びに論理ブ
ロック１と入出力ブロック２との間には、交差部に接続
選択手段を備えた配線３が配置されている。ここでいう
接続選択手段とは、配線３同士の接続選択および配線３
と論理ブロック１または入出力ブロック２との接続選択
を実行するためのものである。また、チップ４の表面全
体に図示省略したコンフィギュレーション用の記憶素子
が散在しており、これらの記憶素子に格納されたコンフ
ィギュレーションデータにより、各論理ブロック１の論
理回路構成、入出力ブロック２の機能、配線３の接続選
択手段のスイッチ設定が特定される。コンフィギュレー
ション制御回路５は、外部から与えられるコンフィギュ
レーションデータを記憶素子に格納する際のデータ転送
制御を行う回路である。
【０００３】このように構成されるプログラマブル論理
回路装置は、外部からコンフィギュレーションデータを
与えて記憶素子に格納することにより、論理ブロック１
内の構成および論理ブロック１同士の接続、論理ブロッ
ク１と入出力ブロック２との接続が特定され、全体とし
て所望の論理回路が実現される。
回路装置は、外部からコンフィギュレーションデータを
与えて記憶素子に格納することにより、論理ブロック１
内の構成および論理ブロック１同士の接続、論理ブロッ
ク１と入出力ブロック２との接続が特定され、全体とし
て所望の論理回路が実現される。
【０００４】
【発明が解決しようとする課題】ところで、従来のプロ
グラマブル論理回路装置では、論理ブロック１および入
出力ブロック２のそれぞれのブロックにおける入出力端
子の位置が固定されているので、論理ブロック１同士の
接続および論理ブロック１と入出力ブロック２との接続
の態様によっては、配線３の経路を大きく迂回しなけれ
ばならない場合が生じる。これは、配線３の利用効率を
悪化させるだけでなく、配線遅延時間の増大を招く。ま
た、最悪の場合は、配線３を利用した他の経路が邪魔を
して接続が不可能となることがあった。
グラマブル論理回路装置では、論理ブロック１および入
出力ブロック２のそれぞれのブロックにおける入出力端
子の位置が固定されているので、論理ブロック１同士の
接続および論理ブロック１と入出力ブロック２との接続
の態様によっては、配線３の経路を大きく迂回しなけれ
ばならない場合が生じる。これは、配線３の利用効率を
悪化させるだけでなく、配線遅延時間の増大を招く。ま
た、最悪の場合は、配線３を利用した他の経路が邪魔を
して接続が不可能となることがあった。
【０００５】
【課題を解決するための手段】本発明の半導体装置はこ
のような問題に鑑みて為されたものであり、プログラマ
ブル論理回路装置における論理ブロックや入出力ブロッ
クのような半導体基板上の回路ブロックに対して、その
周囲を取り囲むようにその半導体基板上に配置されその
回路ブロックの入出力端子のいずれかと接続する１また
は２以上の中間接続導体と、スイッチ手段を介して中間
接続導体に選択的に接続され中間接続導体から外側に向
かって延びる複数の引き出し導体とを設けたものであ
る。
のような問題に鑑みて為されたものであり、プログラマ
ブル論理回路装置における論理ブロックや入出力ブロッ
クのような半導体基板上の回路ブロックに対して、その
周囲を取り囲むようにその半導体基板上に配置されその
回路ブロックの入出力端子のいずれかと接続する１また
は２以上の中間接続導体と、スイッチ手段を介して中間
接続導体に選択的に接続され中間接続導体から外側に向
かって延びる複数の引き出し導体とを設けたものであ
る。
【０００６】
【作用】回路ブロックの入出力端子は中間接続導体のい
ずれかと接続され、その中間接続導体はスイッチ手段に
より選択されたいずれかの引き出し導体に接続される。
これにより、入出力端子の位置が実質的に引き出し導体
の先端部に置換される。いずれの引き出し導体の先端部
を実質的な入出力端子とするかはスイッチ手段により適
宜選択できる。
ずれかと接続され、その中間接続導体はスイッチ手段に
より選択されたいずれかの引き出し導体に接続される。
これにより、入出力端子の位置が実質的に引き出し導体
の先端部に置換される。いずれの引き出し導体の先端部
を実質的な入出力端子とするかはスイッチ手段により適
宜選択できる。
【０００７】
【実施例】図１は、本発明の一実施例であるプログラマ
ブル論理回路装置としての半導体装置の一部を示す平面
図である。この実施例のプログラマブル論理回路装置
は、図４に示した従来装置と同様に、プログラマブルな
論理ブロックおよび入出力ブロック、同じくプログラマ
ブルな配線、これらのプログラムに必要なコンフィギュ
レーションデータを格納する記憶素子群、およびコンフ
ィギュレーションデータを記憶素子に格納する際のデー
タ転送制御を行うコンフィギュレーション制御回路を一
つの半導体基板上に搭載している。図１には、その中の
一つの論理ブロックおよびその周辺部が描かれている。
論理ブロック１１は、入力端子１２および出力端子１３
を備えており、外部との信号の授受は両端子を介して行
われる。論理ブロック１１の外側の半導体基板上には、
論理ブロック１１を囲むように２本の中間接続導体１
４、１５が設けられている。これらの中間接続導体１
４、１５は２層配線における下層配線を利用して設けら
れている。そして、内側の中間接続導体１４は、上層配
線である信号線１６を介して入力端子１２と接続され、
外側の中間接続導体１５は、同じく上層配線である信号
線１７を介して出力端子１３と接続されている。また、
中間接続導体１４、１５には、上層配線を利用して四方
に放射状に延びる１２本の引き出し導体２１〜３２が接
続されている。ただし、中間接続導体１４、１５と引き
出し導体２１〜３２とは、後述するようにスイッチ手段
であるＦＥＴを介して接続されている。引き出し導体２
１〜３２のさらに外側は、プログラマブルな配線が配置
されている領域３３となっている。
ブル論理回路装置としての半導体装置の一部を示す平面
図である。この実施例のプログラマブル論理回路装置
は、図４に示した従来装置と同様に、プログラマブルな
論理ブロックおよび入出力ブロック、同じくプログラマ
ブルな配線、これらのプログラムに必要なコンフィギュ
レーションデータを格納する記憶素子群、およびコンフ
ィギュレーションデータを記憶素子に格納する際のデー
タ転送制御を行うコンフィギュレーション制御回路を一
つの半導体基板上に搭載している。図１には、その中の
一つの論理ブロックおよびその周辺部が描かれている。
論理ブロック１１は、入力端子１２および出力端子１３
を備えており、外部との信号の授受は両端子を介して行
われる。論理ブロック１１の外側の半導体基板上には、
論理ブロック１１を囲むように２本の中間接続導体１
４、１５が設けられている。これらの中間接続導体１
４、１５は２層配線における下層配線を利用して設けら
れている。そして、内側の中間接続導体１４は、上層配
線である信号線１６を介して入力端子１２と接続され、
外側の中間接続導体１５は、同じく上層配線である信号
線１７を介して出力端子１３と接続されている。また、
中間接続導体１４、１５には、上層配線を利用して四方
に放射状に延びる１２本の引き出し導体２１〜３２が接
続されている。ただし、中間接続導体１４、１５と引き
出し導体２１〜３２とは、後述するようにスイッチ手段
であるＦＥＴを介して接続されている。引き出し導体２
１〜３２のさらに外側は、プログラマブルな配線が配置
されている領域３３となっている。
【０００８】破線で囲まれた領域３４内の中間接続導体
１４、１５と引き出し導体２１、２２、２３との接続関
係を図２の回路図に示す。引き出し導体２１は、ＦＥＴ
４１、４２を介してそれぞれ中間接続導体１５、１４に
接続されている。同様に、引き出し導体２２は、ＦＥＴ
４３、４４を介してそれぞれ中間接続導体１５、１４
に、また、引き出し導体２３は、ＦＥＴ４５、４６を介
してそれぞれ中間接続導体１５、１４に接続されてい
る。ＦＥＴ４１〜４６の各ゲートには記憶素子５１〜５
６が接続されており、ＦＥＴ４１〜４６の導通・非導通
は、対応する記憶素子に格納された２値データにしたが
って決定される。例えば、中間接続導体１４に接続する
ＦＥＴ４２、４４、４６に関して、ＦＥＴ４６のみを導
通させれば信号線１６は引き出し導体２３に接続され、
中間接続導体１５に接続するＦＥＴ４１、４３、４５に
関して、ＦＥＴ４１のみを導通させれば信号線１７は引
き出し導体２１に接続される。この場合、入力端子１２
の位置は実質的に引き出し導体２３の先端部に置換さ
れ、出力端子１３の位置は実質的に引き出し導体２１の
先端部に置換されたことになる。
１４、１５と引き出し導体２１、２２、２３との接続関
係を図２の回路図に示す。引き出し導体２１は、ＦＥＴ
４１、４２を介してそれぞれ中間接続導体１５、１４に
接続されている。同様に、引き出し導体２２は、ＦＥＴ
４３、４４を介してそれぞれ中間接続導体１５、１４
に、また、引き出し導体２３は、ＦＥＴ４５、４６を介
してそれぞれ中間接続導体１５、１４に接続されてい
る。ＦＥＴ４１〜４６の各ゲートには記憶素子５１〜５
６が接続されており、ＦＥＴ４１〜４６の導通・非導通
は、対応する記憶素子に格納された２値データにしたが
って決定される。例えば、中間接続導体１４に接続する
ＦＥＴ４２、４４、４６に関して、ＦＥＴ４６のみを導
通させれば信号線１６は引き出し導体２３に接続され、
中間接続導体１５に接続するＦＥＴ４１、４３、４５に
関して、ＦＥＴ４１のみを導通させれば信号線１７は引
き出し導体２１に接続される。この場合、入力端子１２
の位置は実質的に引き出し導体２３の先端部に置換さ
れ、出力端子１３の位置は実質的に引き出し導体２１の
先端部に置換されたことになる。
【０００９】その他の引き出し導体２４〜３２について
も、領域３４内と同様に中間接続導体１４、１５とＦＥ
Ｔを介して接続されている。したがって、入力端子１２
は中間接続導体１４を介して、また、出力端子１３は中
間接続導体１５を介して、それぞれ引き出し導体２１〜
３２のいずれとも接続することができる。すなわち、入
力端子１２および出力端子１３の実質的な位置を引き出
し導体２１〜３２のいずれかの先端部に置換することが
できる。
も、領域３４内と同様に中間接続導体１４、１５とＦＥ
Ｔを介して接続されている。したがって、入力端子１２
は中間接続導体１４を介して、また、出力端子１３は中
間接続導体１５を介して、それぞれ引き出し導体２１〜
３２のいずれとも接続することができる。すなわち、入
力端子１２および出力端子１３の実質的な位置を引き出
し導体２１〜３２のいずれかの先端部に置換することが
できる。
【００１０】記憶素子５１〜５６を含め、引き出し導体
２１〜３２と中間接続導体１４、１５との間に設けられ
た各ＦＥＴの導通・非導通を決定する記憶素子に格納す
るデータは、論理ブロック１１や配線に対するコンフィ
ギュレーションデータと共に与えられる。
２１〜３２と中間接続導体１４、１５との間に設けられ
た各ＦＥＴの導通・非導通を決定する記憶素子に格納す
るデータは、論理ブロック１１や配線に対するコンフィ
ギュレーションデータと共に与えられる。
【００１１】図３は、中間接続導体と引き出し導体とを
選択的に接続するスイッチ手段の別の実施例を示すもの
であり、領域３４にに対応する回路図である。ここで
は、スイッチ手段としてセレクタ６１、６２、６３が用
いられている。セレクタ６１、６２、６３は、それぞれ
引き出し導体２１、２２、２３と中間接続導体１４また
は１５との接続を記憶素子７１、７２、７３の内容に応
じて選択する。なお、セレクタ６１、６２、６３は、中
間接続導体１４、１５のいずれも選択しないことができ
る。
選択的に接続するスイッチ手段の別の実施例を示すもの
であり、領域３４にに対応する回路図である。ここで
は、スイッチ手段としてセレクタ６１、６２、６３が用
いられている。セレクタ６１、６２、６３は、それぞれ
引き出し導体２１、２２、２３と中間接続導体１４また
は１５との接続を記憶素子７１、７２、７３の内容に応
じて選択する。なお、セレクタ６１、６２、６３は、中
間接続導体１４、１５のいずれも選択しないことができ
る。
【００１２】その他のスイッチ手段としては、熱的に溶
融することにより導通を遮断するヒューズや、溶融して
導通させるアンチヒューズなどが挙げられる。
融することにより導通を遮断するヒューズや、溶融して
導通させるアンチヒューズなどが挙げられる。
【００１３】なお、本実施例では、入力端子および出力
端子がそれぞれ１個ずつであるが、端子の数に応じて中
間接続導体を増加させれば、端子の数がいくつであって
も本発明は適用できる。
端子がそれぞれ１個ずつであるが、端子の数に応じて中
間接続導体を増加させれば、端子の数がいくつであって
も本発明は適用できる。
【００１４】上記の実施例は、プログラマブル論理回路
装置に関するものであるが、本発明はこれに限定される
ものではない。たとえば、論理ＩＣ、メモリ、ＣＰＵな
どの半導体集積回路装置のチップ上の周辺部に配置され
たボンディングパッドと内部の回路との間に、中間接続
導体および引き出し導体を設ければ、回路内の入出力端
子を任意のボンディングパッド、すなわち、外部端子に
接続することができる。これにより、これらの半導体装
置をプリント基板に複数個配置しこれらをプリント基板
上の配線で接続する際に大幅な迂回な避けることができ
る。
装置に関するものであるが、本発明はこれに限定される
ものではない。たとえば、論理ＩＣ、メモリ、ＣＰＵな
どの半導体集積回路装置のチップ上の周辺部に配置され
たボンディングパッドと内部の回路との間に、中間接続
導体および引き出し導体を設ければ、回路内の入出力端
子を任意のボンディングパッド、すなわち、外部端子に
接続することができる。これにより、これらの半導体装
置をプリント基板に複数個配置しこれらをプリント基板
上の配線で接続する際に大幅な迂回な避けることができ
る。
【００１５】
【発明の効果】以上説明したように本発明の半導体装置
によれば、中間接続導体およびこれとスイッチ手段を介
して接続される複数の引き出し導体を備えているので、
スイッチ手段の設定により、回路ブロックの入出力端子
の位置の実質的な位置を選択的に引き出し導体の先端部
に置換することができる。これにより、多数配列された
回路ブロック間を最短経路で接続することが可能とな
る。
によれば、中間接続導体およびこれとスイッチ手段を介
して接続される複数の引き出し導体を備えているので、
スイッチ手段の設定により、回路ブロックの入出力端子
の位置の実質的な位置を選択的に引き出し導体の先端部
に置換することができる。これにより、多数配列された
回路ブロック間を最短経路で接続することが可能とな
る。
【図１】本発明の一実施例であるプログラマブル論理回
路装置の中の一つの論理ブロックおよびその周辺部を示
す平面図。
路装置の中の一つの論理ブロックおよびその周辺部を示
す平面図。
【図２】領域３４内の接続関係を示す回路図。
【図３】領域３４内の接続に関する別の実施例を示す回
路図。
路図。
【図４】プログラマブル論理回路装置の一般的な構成を
示す斜視図。
示す斜視図。
１１…論理ブロック １２…入力端子 １３…出力端子 １４、１５…中間接続導体 ２１〜３２…引き出し導体 ４１〜４６…ＦＥＴ ５１〜５６、７１〜７３…記憶素子 ６１〜６３…セレクタ
Claims (3)
- 【請求項１】 半導体基板上に形成された回路ブロック
と、 この回路ブロックを取り囲むように前記半導体基板上に
配置され前記回路ブロックの入出力端子のいずれかと接
続する１または２以上の中間接続導体と、 スイッチ手段を介して前記中間接続導体に選択的に接続
され前記半導体基板上でその中間接続導体の外側に向か
って延びる複数の引き出し導体とを備えたことを特徴と
する半導体装置。 - 【請求項２】 前記スイッチ手段の接続状態は前記半導
体基板上に配置された記憶素子の内容に応じて設定され
るものであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記中間接続導体および引き出し導体を
伴う前記回路ブロックが前記半導体基板上に複数設けら
れ、各回路ブロックがプログラム可能な論理回路を有
し、これらの回路ブロックの間の前記半導体基板上にこ
れらの回路ブロックとの接続および自己の経路をプログ
ラムできる配線を有し、この配線と前記回路ブロックと
は各回路ブロックの周囲に設けられている前記中間接続
導体およびスイッチ手段によって選択された引き出し導
体を介して接続されることを特徴とする請求項１または
２のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22005191A JPH0563082A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22005191A JPH0563082A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563082A true JPH0563082A (ja) | 1993-03-12 |
Family
ID=16745158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22005191A Pending JPH0563082A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
-
1991
- 1991-08-30 JP JP22005191A patent/JPH0563082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
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