JP2518253B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
- Publication number
- JP2518253B2 JP2518253B2 JP62036827A JP3682787A JP2518253B2 JP 2518253 B2 JP2518253 B2 JP 2518253B2 JP 62036827 A JP62036827 A JP 62036827A JP 3682787 A JP3682787 A JP 3682787A JP 2518253 B2 JP2518253 B2 JP 2518253B2
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- Japan
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- output
- integrated circuit
- semiconductor integrated
- output buffer
- output terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路およびその製造方法に関し、
特にコンタクトROMを内蔵したシングルチップマイクロ
プロセッサに好適に適用される。
特にコンタクトROMを内蔵したシングルチップマイクロ
プロセッサに好適に適用される。
従来、シングルチップマイクロプロセッサ等のプログ
ラミングが可能な半導体集積回路においては、内蔵され
たコンタクトROM（所定のマスクを利用してスルーホー
ルの位置を決定し、このようにして配設されたスルーホ
ールを通して所定の位置にスルーホールコンタクトを設
けることによって所定のアドレスに対するメモリセルの
配線が完成されるROM）に設定されたプログラムによっ
て内部の論理動作をコントロールすることにより、非常
に広い用途に応用されているが、DC電流特性すなわち出
力バッファの電流能力等は各出力端子毎に固定されてお
り、そのフレキシビリティに欠けるという問題点があ
る。
ラミングが可能な半導体集積回路においては、内蔵され
たコンタクトROM（所定のマスクを利用してスルーホー
ルの位置を決定し、このようにして配設されたスルーホ
ールを通して所定の位置にスルーホールコンタクトを設
けることによって所定のアドレスに対するメモリセルの
配線が完成されるROM）に設定されたプログラムによっ
て内部の論理動作をコントロールすることにより、非常
に広い用途に応用されているが、DC電流特性すなわち出
力バッファの電流能力等は各出力端子毎に固定されてお
り、そのフレキシビリティに欠けるという問題点があ
る。
本発明はかかる問題点を解決するためになされたもの
で、各出力端子に接続される出力バッファの電流能力
を、外部負荷等に応じて各出力端子毎に必要なだけ配分
するようにし、またこの配分の決定を、内部のソフトウ
ェアのプログラミング時（すなわちコンタクトROMへの
プログラミング時）に共通のマスクを利用して同時に行
なうようにして、コストアップ、チップサイズの増大な
どをもたらすことなく、各出力端子に対応する出力バッ
ファ毎のDC電流特性をフレキシブルなものとしたシング
ルチップマイクロプロセッサを提供するものである。
で、各出力端子に接続される出力バッファの電流能力
を、外部負荷等に応じて各出力端子毎に必要なだけ配分
するようにし、またこの配分の決定を、内部のソフトウ
ェアのプログラミング時（すなわちコンタクトROMへの
プログラミング時）に共通のマスクを利用して同時に行
なうようにして、コストアップ、チップサイズの増大な
どをもたらすことなく、各出力端子に対応する出力バッ
ファ毎のDC電流特性をフレキシブルなものとしたシング
ルチップマイクロプロセッサを提供するものである。
上記問題点を解決するために、本発明の半導体集積回
路においては、外部に信号を出力するための接続部とな
る複数の出力端子と、 この出力端子に出力電圧を生じさせるための出力バッ
ファ用の複数のトランジスタとを有する半導体集積回路
において、 前記各出力端子に要求される電流−電圧特性に応じ
て、前記出力バッファ用の各トランジスタが前記各出力
端子に任意に分配されて接続するようにしている。
路においては、外部に信号を出力するための接続部とな
る複数の出力端子と、 この出力端子に出力電圧を生じさせるための出力バッ
ファ用の複数のトランジスタとを有する半導体集積回路
において、 前記各出力端子に要求される電流−電圧特性に応じ
て、前記出力バッファ用の各トランジスタが前記各出力
端子に任意に分配されて接続するようにしている。
上記構成によれば、各出力端子に対応する出力バッフ
ァ毎に、外部に接続される負荷等に応じて所望の出力電
流−電圧特性を任意にもたせることができる。
ァ毎に、外部に接続される負荷等に応じて所望の出力電
流−電圧特性を任意にもたせることができる。
第１図は本発明を適用した半導体集積回路の基本構成
を例示するもので、2,3,4,および５はチップ上の出力端
子（出力パッド）であり、6,7,8,および９はそれぞれ該
出力パッド２乃至５に接続された出力配線である。31乃
至38はＮチャネル型MOSトランジスタで、それぞれ出力
バッファ回路を構成する。なお、該Ｎチャネル型MOSト
ランジスタは該出力バッファ回路を構成する素子の１例
として示されている。71,72,73,および74はインバータ
であり内部回路の１例として示される。そしてチップ内
部からの各出力信号A,B,C,およびＤがそれぞれ該インバ
ータ71乃至74で反転された各信号がその出力側に接続さ
れた各配線11,12,13,および14に出力される、16乃至23
は該MOSトランジスタ31乃至38のゲート配線であり、該
各ゲート配線16乃至23はそれぞれ上記各配線11乃至14の
何れかとスルーホールコンタクト51乃至58を介して接続
される。一方、該MOSトランジスタ31乃至38の各ドレイ
ン領域はそれぞれ上記各出力配線６乃至９の何れかとス
ルーホールコンタクト61乃至68を介して接続される。
を例示するもので、2,3,4,および５はチップ上の出力端
子（出力パッド）であり、6,7,8,および９はそれぞれ該
出力パッド２乃至５に接続された出力配線である。31乃
至38はＮチャネル型MOSトランジスタで、それぞれ出力
バッファ回路を構成する。なお、該Ｎチャネル型MOSト
ランジスタは該出力バッファ回路を構成する素子の１例
として示されている。71,72,73,および74はインバータ
であり内部回路の１例として示される。そしてチップ内
部からの各出力信号A,B,C,およびＤがそれぞれ該インバ
ータ71乃至74で反転された各信号がその出力側に接続さ
れた各配線11,12,13,および14に出力される、16乃至23
は該MOSトランジスタ31乃至38のゲート配線であり、該
各ゲート配線16乃至23はそれぞれ上記各配線11乃至14の
何れかとスルーホールコンタクト51乃至58を介して接続
される。一方、該MOSトランジスタ31乃至38の各ドレイ
ン領域はそれぞれ上記各出力配線６乃至９の何れかとス
ルーホールコンタクト61乃至68を介して接続される。
該第１図において信号Ａを例にとって説明すると、信
号Ａはインバータ71、スルーホールコンタクト51乃至55
を通して、出力バッファを構成する該トランジスタ31乃
至35のゲート配線16乃至20に入力され、該トランジスタ
31乃至35の出力側（ドレイン側）はそれぞれスルーホー
ルコンタクト61乃至65および該スルーホールコンタクト
61乃至65と接続された出力配線６を通して出力パッド２
に出力される。そしてこの出力パッド２からワイヤーボ
ンディング等の接続手段により外部負荷に信号が出力さ
れる。上述したように該信号Ａを出力するための出力バ
ッファは、５個のトランジスタ31乃至35により構成され
る。同様に信号B,C,Dについてみると、信号Ｂは１個の
トランジスタ36からなる出力バッファを介して出力パッ
ド３に出力され、信号Ｃは２個のトランジスタ37,38か
らなる出力バッファを介して出力パッド４に出力され、
信号Ｄはどの出力パッドにも接続されていない。ここで
例えば該トランジスタ31乃至38のオン抵抗を10オームと
すると、第３図に示されるようなDC特性（出力電流−電
圧特性）がえられ、同一の出力電圧に対し５個のトラン
ジスタ31乃至35からなる出力バッファが接続された出力
パッド２から最大の出力電流が出力される。
号Ａはインバータ71、スルーホールコンタクト51乃至55
を通して、出力バッファを構成する該トランジスタ31乃
至35のゲート配線16乃至20に入力され、該トランジスタ
31乃至35の出力側（ドレイン側）はそれぞれスルーホー
ルコンタクト61乃至65および該スルーホールコンタクト
61乃至65と接続された出力配線６を通して出力パッド２
に出力される。そしてこの出力パッド２からワイヤーボ
ンディング等の接続手段により外部負荷に信号が出力さ
れる。上述したように該信号Ａを出力するための出力バ
ッファは、５個のトランジスタ31乃至35により構成され
る。同様に信号B,C,Dについてみると、信号Ｂは１個の
トランジスタ36からなる出力バッファを介して出力パッ
ド３に出力され、信号Ｃは２個のトランジスタ37,38か
らなる出力バッファを介して出力パッド４に出力され、
信号Ｄはどの出力パッドにも接続されていない。ここで
例えば該トランジスタ31乃至38のオン抵抗を10オームと
すると、第３図に示されるようなDC特性（出力電流−電
圧特性）がえられ、同一の出力電圧に対し５個のトラン
ジスタ31乃至35からなる出力バッファが接続された出力
パッド２から最大の出力電流が出力される。
このようにして所定の出力信号を、必要な数のトラン
ジスタからなる出力バッファを介して所定の出力パッド
に出力することができ、このような各出力バッファに対
するトランジスタの配分を本発明においては、内部回路
に接続された各配線および各出力パッドに接続された各
配線に対する、該出力バッファ用の各トランジスタの接
続位置の決定（スルーホールコンタクト位置の決定）に
よって行うものであり、該位置の決定を、内部のプログ
ラムを記憶するために同一チップ上に設けられたコンタ
クトROMにおけるスルーホールコンタクト位置の決定と
同時に同一のマスクを利用して行うようにしたものであ
る。
ジスタからなる出力バッファを介して所定の出力パッド
に出力することができ、このような各出力バッファに対
するトランジスタの配分を本発明においては、内部回路
に接続された各配線および各出力パッドに接続された各
配線に対する、該出力バッファ用の各トランジスタの接
続位置の決定（スルーホールコンタクト位置の決定）に
よって行うものであり、該位置の決定を、内部のプログ
ラムを記憶するために同一チップ上に設けられたコンタ
クトROMにおけるスルーホールコンタクト位置の決定と
同時に同一のマスクを利用して行うようにしたものであ
る。
第２図は本発明を適用したチップ１のレイアウトの１
例を示すもので、第１図と共通する部分には同一の符号
が付されている。そして各出力パッド２乃至５に接続さ
れたアルミニウム等の配線６乃至９および各内部回路
（インバータ71乃至74）の出力側に接続されたアルミニ
ウム等の配線11乃至14は、チップ１の外周に沿って配設
されており、更に該配線６乃至９の直下には出力バッフ
ァなどを構成するトランジスタ領域40が形成され、チッ
プ面積の節約が計られている。そして上記プログラミン
グされたスルーホールコンタクトの１例として、該配線
11とポリシリコン等のゲート配線20とのスルーホールコ
ンタクト55および該配線６とトランジスタ35のドレイン
領域とのスルーホールコンタクト65が示されている。そ
してこれらのスルーホールコンタクトの位置（その決定
は上述したように内部に配設されるコンタクトROMのス
ルーホールコンタクトの位置決定と同時に同一マスクを
利用して行われる）によって、各出力パッドから出力さ
れるDC特性（外部負荷に対する駆動能力）がプログラミ
ングされる。
例を示すもので、第１図と共通する部分には同一の符号
が付されている。そして各出力パッド２乃至５に接続さ
れたアルミニウム等の配線６乃至９および各内部回路
（インバータ71乃至74）の出力側に接続されたアルミニ
ウム等の配線11乃至14は、チップ１の外周に沿って配設
されており、更に該配線６乃至９の直下には出力バッフ
ァなどを構成するトランジスタ領域40が形成され、チッ
プ面積の節約が計られている。そして上記プログラミン
グされたスルーホールコンタクトの１例として、該配線
11とポリシリコン等のゲート配線20とのスルーホールコ
ンタクト55および該配線６とトランジスタ35のドレイン
領域とのスルーホールコンタクト65が示されている。そ
してこれらのスルーホールコンタクトの位置（その決定
は上述したように内部に配設されるコンタクトROMのス
ルーホールコンタクトの位置決定と同時に同一マスクを
利用して行われる）によって、各出力パッドから出力さ
れるDC特性（外部負荷に対する駆動能力）がプログラミ
ングされる。
なお10はアース配線用のパッド、10′は電源用のパッ
ド、15は該パッド10に接続され該チップ１の外周に沿っ
て配設されたアースパターン、15′は該アースパターン
15と出力バッファ用の各トランジスタ31乃至35の各ソー
ス領域との接続部を示している。
ド、15は該パッド10に接続され該チップ１の外周に沿っ
て配設されたアースパターン、15′は該アースパターン
15と出力バッファ用の各トランジスタ31乃至35の各ソー
ス領域との接続部を示している。
本発明によれば、各出力端子に接続される出力バッフ
ァの電流−電圧特性を、各出力端子毎にその外部負荷に
応じて必要な値に配分して決定することができる。従っ
て、各出力端子に対応する出力バッフア毎の電流−電圧
特性はフレキシブルなものとなる。
ァの電流−電圧特性を、各出力端子毎にその外部負荷に
応じて必要な値に配分して決定することができる。従っ
て、各出力端子に対応する出力バッフア毎の電流−電圧
特性はフレキシブルなものとなる。
第１図は、本発明を適用した半導体集積回路の基本構成
を例示する図、 第２図は、本発明を適用した半導体集積回路のチップ上
におけるレイアウトを例示する図、 第３図は、各出力パッドから出力される出力電流の特性
図である。 （符号の説明） １……チップ、 2,3,4,5……出力パッド、 6,7,8,9……各パッドに接続された配線、 10……アース用パッド、 10′……電源用パッド、 11,12,13,14……各内部回路に接続された配線、 15……アースパターン、 16〜23……ゲート配線、 31〜38……出力バッファ用トランジスタ、 40……出力バッファ用のトランジスタ領域、 51〜58および61〜68……スルーホールコンタクト、 71〜74……インバータ（内部回路）。
を例示する図、 第２図は、本発明を適用した半導体集積回路のチップ上
におけるレイアウトを例示する図、 第３図は、各出力パッドから出力される出力電流の特性
図である。 （符号の説明） １……チップ、 2,3,4,5……出力パッド、 6,7,8,9……各パッドに接続された配線、 10……アース用パッド、 10′……電源用パッド、 11,12,13,14……各内部回路に接続された配線、 15……アースパターン、 16〜23……ゲート配線、 31〜38……出力バッファ用トランジスタ、 40……出力バッファ用のトランジスタ領域、 51〜58および61〜68……スルーホールコンタクト、 71〜74……インバータ（内部回路）。
Claims (4)
- 【請求項１】外部に信号を出力するための接続部となる
複数の出力端子と、 この出力端子に出力電圧を生じさせるための出力バッフ
ァ用の複数のトランジスタとを有する半導体集積回路に
おいて、 前記各出力端子に要求される電流−電圧特性に応じて、
前記出力バッファ用の各トランジスタが前記各出力端子
に任意に分配されて接続されていることを特徴とする半
導体集積回路。 - 【請求項２】前記半導体集積回路は、コンタクトROMを
有するものである特許請求の範囲第１項に記載の半導体
集積回路。 - 【請求項３】各出力端子に接続される各出力バッファの
電流−電圧特性の設定を、内部回路に接続された各配線
および各出力端子に接続された各配線に対する出力バッ
ファ用の各トランジスタのコンタクト位置を任意に決定
することによって行うことを特徴とする半導体集積回路
の製造方法。 - 【請求項４】前記半導体集積回路は、コンタクトROMを
有するものであり、 該コンタクトROMのプログラミングと同時に共通のマス
クにて、前記トランジスタが前記出力端子に任意に分配
されてスルーホールコンタクトを通じて接続されること
により、前記各出力バッファの電流−電圧特性の設定を
行うことを特徴とする特許請求の範囲第３項に記載の半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036827A JP2518253B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036827A JP2518253B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204358A JPS63204358A (ja) | 1988-08-24 |
| JP2518253B2 true JP2518253B2 (ja) | 1996-07-24 |
Family
ID=12480576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036827A Expired - Lifetime JP2518253B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518253B2 (ja) |
-
1987
- 1987-02-19 JP JP62036827A patent/JP2518253B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204358A (ja) | 1988-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |