JPS6251231A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS6251231A
JPS6251231A JP60189759A JP18975985A JPS6251231A JP S6251231 A JPS6251231 A JP S6251231A JP 60189759 A JP60189759 A JP 60189759A JP 18975985 A JP18975985 A JP 18975985A JP S6251231 A JPS6251231 A JP S6251231A
Authority
JP
Japan
Prior art keywords
pad
circuit
integrated circuit
bonding
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60189759A
Other languages
English (en)
Other versions
JPH0455333B2 (ja
Inventor
Kimiaki Sato
公昭 佐藤
Yoshihiro Takemae
義博 竹前
Shigeki Nozaki
野崎　茂樹
Masao Nakano
正夫 中野
Osami Kodama
小玉　修巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60189759A priority Critical patent/JPS6251231A/ja
Publication of JPS6251231A publication Critical patent/JPS6251231A/ja
Publication of JPH0455333B2 publication Critical patent/JPH0455333B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 この発明は同一機能を有するボンディングバラド、を複
数個有する半導体チップにおいて、ボンディングパッド
とチップの内部回路との間にパッド切換手段を設けて、
使用しないボンディングパッドを電気的に切り離すこと
により入力容量を低減したもので、Ｉ！す、パッケージ
の種類によってボンディングパッドを容易に使い分ける
ことができるようにしたものである。
〔、産業上の利用分野〕
氷見１明は半導体集積回路装置に関し、特に、同一機能
のボンディングパッド（パッド）を複数個有する。半導
体チップ（チップ）において、パッケージの種類により
パッドを容易に使い分ける、ことができ１．かつ使用し
て５いないパッドを電気的に切り離すことによ１り入力
容量を低減するようにした半、導体集積回路装置に関す
る。
〔従来の技術及び発明が解決しようとする問題点〕既に
知られる、ように、チップの周囲に配設されたパッドと
パッケージのフレームポストとの間は金（Ａｕ）製のボ
ンディングワイヤ（ワイヤ）により接続される。そして
フレームはパッケージの外部端子としてのピンに接続さ
れる。この場合、比較的面積の大なるチップをセラミッ
クあるいはプラスチックの何種類ものパッケージに搭載
する場合、各々のパッケージごとにフレームの形状が異
なり、このフレームの形状とチップ内部回路の回路配置
との整合性によりワイヤが届かなかったりあるいは長過
ぎて接触等の不良原因となることがある。そのため、第
４図に示すようにチップ内部に配線ｌにより接続されて
いる複数個のパッドＰ＋、Ｐｇを設けてパッケージの種
類により使い分け、ワイヤＷが最短距離のパッドとフレ
ームＦのボストＰとの間で接続可能なようにしている。
しかしながら、このような場合、追加したパッドの個数
分だけパッド自身の容量Ｃ１とその間の配線の容量ｃ２
　、ｃ３が増大するという問題がある。この容量は外部
から見て入力容量となるために外部に対して負荷が重く
なり、例えばＴＴＬ回路ではスイッチング特性が悪化す
る等の種々の影響を与えている。
ｃ問題点を解決するための手段および作用〕本発明は上
記の問題点を解消した半導体集積回路装置を従供するこ
とにあり、その手段は、同一機能のボンディングパッド
を複数個有する半導体集積回路装置において、該ボンデ
ィングパッドと内部回路との間に使用しないボンディン
グパッドを電気的に切り離すパッド切換手段を備え、パ
ッケージの種類に応じて該ボンディングパッドを使い分
けるようにしたことを特徴とする。
〔実施例〕
第１図は本発明に係る一実施例半導体チップの要部構成
図である。第１図において、ＣＨＩＰは半導体チップ、
Ｐ＋、Ｐｇはパッド、ＰｃＬＩＴ　は切替用パッド、Ｐ
Ｖｃｃは電源用パッドである。また、ＳＷＣはパッド切
換回路、Ａは内部回路である。
第２図は第１図のバンド切換回路の詳細回路図である。
Ｔ、およびＴ４はディブレジョン形Ｎ−チャネルＭＯ５
）ランジスタ、Ｔｚ　　、Ｔ３’、Ｔｓはエンハンスメ
ント形Ｎ−チャネルＭＯ３）ランジスタである。Ｔ　３
　　、　Ｔ　４によりインバータ回路を構成する。
゛このような構成において、パッド切換回路ＳＷＣの動
作を第１．２図を参照しつつ詳細に説明する。
パッドＰ１と内部回路Ａを接続する場合には次のように
なる。即ち、外部電源ＶｃｃとパッドＰＶｃｃとのワイ
ヤボンディングの他にパッドＰ　ＣｔｌＴともワイヤボ
ンディングする。これにより配線Ｉ１１は電源ｖＣｃと
なりハイ　（Ｈ）レベルとなる。ディブレジョン型のト
ランジスタＴ１はそのゲートが接地電源Ｖ３ｇに接続さ
れており常時オン状態であるが、オン抵抗を高く設定す
ることにより配線７！１のレベルの低下はほとんどない
。トランジスタＴ２はそのゲートがＨレベルとなるので
オンし、同様にトランジスタＴ３もオンする。トランジ
スタＴ４はディブレジョン型のためオン状態であるが、
トランジスタＴ３．Ｔ、のオン抵抗を適当に設定して配
線１ｚのレベルをトランジスタＴ、のしきい値にみたな
いようにすることにより、トランジスタＴ、はカットオ
フとなる。従ってパッドＰ１と内部回路Ａは導通するが
パッドＰ２と内部回路Ａは遮断される。
一方、パッドＰ２と内部回路Ａを接続す□る場合には次
のようになる。即ち、外部電源■ＣｃはパッドＰｖｃｃ
とのワイヤボンディングのみとし、パッドＰ　ｃｕｔと
■。を遮断する。これにより配線Ｎ。
はトランジスタＴ１が前述の如く常時オンしているため
にＬレベルとなる。従ってトランジスタＴｚ。
Ｔ、はカットオフし、配線１２はトランジスタＴ４を通
して充電されＨレベルとなる。従ってトランジスタＴ、
はオンしパッドＰ、と内部回路Ａは遮断されるが、パッ
ドＰ２と内部回路Ａは導通する。
このようなパッド切換回路は追加のパッドが必要な個所
にのみ設ければよく、また他の追加のパッドと共用する
こともできる。また、パッドＰ　ＣＵＴとＶｃｃとのワ
イヤボンディングはマスクスライス工程にて予めアルミ
配線しておき、使用しないパッドが明確になった段階で
そのま＼残すかあるいは遮断するようにしてもよい。
第３図は半導体チップとフレームの関係を示す図である
。本発明に係るパッド切換回路を備えた半導体チップに
よれば、ボンディングパッドとフレーム間のワイヤボン
ディングを最短距離で実施することができる。
〔発明の効果〕
本発明によれば、パッド切換回路を設けることによって
、多種類のパッケージに対応でき、さらに追加バンド間
の配線による入力容量を低減することができるので外部
への影響を軽減することができ、かつ最短距離でワイヤ
ボンディングできるのでボンディングワイヤが届かなか
ったり長過ぎることによる不良をなくすことができる。
【図面の簡単な説明】
第１図は本発明に係る半導体チップの要部構成図、 第２図は第１図のパッド切換回路の詳細回路図、第３図
は半導体チップとフレームとの関係を示す概略平面図、
および 第４図は従来の半導体チップの要部構成図である。 （符号の説明） Ｗ・・・ボンディングワイヤ、 Ｐ　１．　Ｐ　Ｉ　Ｐ　ＣＬＩＴ＋　Ｐ　Ｖ　ＣＣ・・
・ボンディングパッド、Ｓ−Ｃ・・・パッド切換回路。

Claims (1)

  1. 【特許請求の範囲】 １、同一機能のボンディングパッドを複数個有する半導
    体集積回路装置において、該ボンディングパッドと内部
    回路との間に使用しないボンディングパッドを電気的に
    切り離すパッド切換手段を備え、パッケージの種類に応
    じて該ボンディングパッドを使い分けるようにしたこと
    を特徴とする半導体集積回路装置。 ２、該パッド切換手段が切換用ボンディングパッドを具
    備する特許請求の範囲第１項記載の半導体集積回路装置
    。 ３、該パッド切換手段がインバータ回路を具備する特許
    請求の範囲第１項記載の半導体集積回路装置。
JP60189759A 1985-08-30 1985-08-30 半導体集積回路装置 Granted JPS6251231A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60189759A JPS6251231A (ja) 1985-08-30 1985-08-30 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60189759A JPS6251231A (ja) 1985-08-30 1985-08-30 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPS6251231A true JPS6251231A (ja) 1987-03-05
JPH0455333B2 JPH0455333B2 (ja) 1992-09-03

Family

ID=16246700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60189759A Granted JPS6251231A (ja) 1985-08-30 1985-08-30 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPS6251231A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62244144A (ja) * 1986-04-17 1987-10-24 Mitsubishi Electric Corp 半導体装置
KR100465872B1 (ko) * 1997-09-04 2005-05-17 삼성전자주식회사 오픈드레인및풀업회로
US7905142B2 (en) 2007-02-05 2011-03-15 Oval Corporation Servo type volumetric flowmeter employing a pump unit system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS609134A (ja) * 1983-06-29 1985-01-18 Fujitsu Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS609134A (ja) * 1983-06-29 1985-01-18 Fujitsu Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62244144A (ja) * 1986-04-17 1987-10-24 Mitsubishi Electric Corp 半導体装置
KR100465872B1 (ko) * 1997-09-04 2005-05-17 삼성전자주식회사 오픈드레인및풀업회로
US7905142B2 (en) 2007-02-05 2011-03-15 Oval Corporation Servo type volumetric flowmeter employing a pump unit system

Also Published As

Publication number Publication date
JPH0455333B2 (ja) 1992-09-03

Similar Documents

Publication Publication Date Title
US6351040B1 (en) Method and apparatus for implementing selected functionality on an integrated circuit device
JP2605687B2 (ja) 半導体装置
JPH04307943A (ja) 半導体装置
JP2004363458A (ja) 半導体装置
JP2560805B2 (ja) 半導体装置
US5767567A (en) Design of device layout for integration with power mosfet packaging to achieve better lead wire connections and lower on resistance
JPH06151641A (ja) 半導体装置
JP2766920B2 (ja) Ｉｃパッケージ及びその実装方法
JP2983620B2 (ja) 半導体装置及びその製造方法
JPS6251231A (ja) 半導体集積回路装置
JPH06232196A (ja) 半導体装置
JPH07118507B2 (ja) バンプ実装を用いる半導体集積回路
JPH0763066B2 (ja) 半導体装置
JPH04349640A (ja) アナログ・デジタル混在集積回路装置実装体
JP3692186B2 (ja) 半導体装置
JPH0382066A (ja) 半導体装置
JPH06163700A (ja) 集積回路装置
JP3030951B2 (ja) 半導体集積装置
JPS60234335A (ja) 半導体装置
JPH01145842A (ja) 半導体装置
JP2522455B2 (ja) 半導体集積回路装置
JPH11150134A (ja) 半導体装置
JP2518253B2 (ja) 半導体集積回路およびその製造方法
JPH04171844A (ja) 半導体集積回路
JPH0273718A (ja) 出力バッファー回路