JP2983620B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、特
に、高集積度の大規模集積回路で構成された半導体チッ
プを封止体で封止した多ピン半導体パッケージに適用し
て有効な技術に関するものである。
に、高集積度の大規模集積回路で構成された半導体チッ
プを封止体で封止した多ピン半導体パッケージに適用し
て有効な技術に関するものである。
従来、半導体チップを保護するために樹脂で半導体チ
ップをモールドして封止している。この封止を行う前
に、半導体チップにリードを位置決めして取り付けるた
めに、いくつかの方法が用いられている。
ップをモールドして封止している。この封止を行う前
に、半導体チップにリードを位置決めして取り付けるた
めに、いくつかの方法が用いられている。
例えば、中央にタブを有するリード・フレームを用い
るもので、半導体チップを封入前に取り付けて使用す
る。この従来技術では、半導体チップの周囲近くにある
電極パッドを、それに対応するインナーリードにボンデ
ィングワイヤで接続する方法が知られている。
るもので、半導体チップを封入前に取り付けて使用す
る。この従来技術では、半導体チップの周囲近くにある
電極パッドを、それに対応するインナーリードにボンデ
ィングワイヤで接続する方法が知られている。
従来技術による半導体パッケージに共通の問題は、金
属リード・フレームのリード線の出口となる金型のパー
ティング・ラインに沿って、亀裂を生じることであっ
た。
属リード・フレームのリード線の出口となる金型のパー
ティング・ラインに沿って、亀裂を生じることであっ
た。
また、他の問題は、外部から半導体チップへ、金属リ
ード線に沿って環境中の汚染源が侵入する径路が比較的
短かいことである。
ード線に沿って環境中の汚染源が侵入する径路が比較的
短かいことである。
さらに、他の問題は、インナーリードを半導体チップ
の電極パッドに接続するために必要なボンディングワイ
ヤが比較的長いため、かつ交互に入出力端子を割り当て
るために、ボンディングワイヤを交差させることができ
ないことであった。
の電極パッドに接続するために必要なボンディングワイ
ヤが比較的長いため、かつ交互に入出力端子を割り当て
るために、ボンディングワイヤを交差させることができ
ないことであった。
そこで、前記問題を解消するために、半導体チップの
回路形成面上に、複数のインナーリードが、前記半導体
チップと絶縁フィルムを介在させて接着材で接着され、
該インナーリードと半導体チップとがボンディングワイ
ヤで電気的に接続され、モールド樹脂で封止された半導
体装置［LOC（Lead On Chip）構造の半導体装置］にお
いて、前記半導体チップの回路形成面の長手方向の中心
線の近傍に共用インナーリード（バスバーインナーリー
ド）が設けられた半導体装置が提案されている（特開昭
61−241959号公報）。
回路形成面上に、複数のインナーリードが、前記半導体
チップと絶縁フィルムを介在させて接着材で接着され、
該インナーリードと半導体チップとがボンディングワイ
ヤで電気的に接続され、モールド樹脂で封止された半導
体装置［LOC（Lead On Chip）構造の半導体装置］にお
いて、前記半導体チップの回路形成面の長手方向の中心
線の近傍に共用インナーリード（バスバーインナーリー
ド）が設けられた半導体装置が提案されている（特開昭
61−241959号公報）。
しかしながら、本発明者は、前記従来技術を検討した
結果、以下の問題点を見い出した。
結果、以下の問題点を見い出した。
前記インナーリードと半導体チップとをボンディング
ワイヤで電気的に接続する際に、共用インナーリードが
半導体チップ上の電極パッドと信号用インナーリードと
の間に位置するため、信号用インナーリードにボンディ
ングされるワイヤは共用インナーリードを飛び越えなけ
ればならない。この時、ボンディングワイヤと共用イン
ナーリードとのショートを防止するため、通常のワイヤ
より高くしなければならない。
ワイヤで電気的に接続する際に、共用インナーリードが
半導体チップ上の電極パッドと信号用インナーリードと
の間に位置するため、信号用インナーリードにボンディ
ングされるワイヤは共用インナーリードを飛び越えなけ
ればならない。この時、ボンディングワイヤと共用イン
ナーリードとのショートを防止するため、通常のワイヤ
より高くしなければならない。
また、メモリのようにリードピンが少ない場合は、半
導体チップの回路形成面上の電極パッドも少なくてよい
が、ロジック回路（論理回路）の場合は、多ピン（例え
ば100以上）となるので多数の電極パッドを設けなけれ
ばならない。そのため、LOC構造では、半導体チップの
回路形成面上の中央部の狭い領域にその必要な数の電極
パッドを設けることができない。
導体チップの回路形成面上の電極パッドも少なくてよい
が、ロジック回路（論理回路）の場合は、多ピン（例え
ば100以上）となるので多数の電極パッドを設けなけれ
ばならない。そのため、LOC構造では、半導体チップの
回路形成面上の中央部の狭い領域にその必要な数の電極
パッドを設けることができない。
また、インナーリードの配置する領域の面積が小さい
ために、インナーリードの間隔に制限があり、リードピ
ンの数を多くすることができない。
ために、インナーリードの間隔に制限があり、リードピ
ンの数を多くすることができない。
本発明の目的は、一部LOC構造の信頼性の高い半導体
装置及びその製造方法を提供することにある。
装置及びその製造方法を提供することにある。
本発明の他の目的は、電源用リードピン等のリードピ
ンの共用化を容易に実現する技術を提供することにあ
る。
ンの共用化を容易に実現する技術を提供することにあ
る。
本発明の他の目的は、ワイヤボンディングに関する製
造上の制限を緩和し、製造工程における高信頼性及び低
価格の半導体装置及びその製造方法を提供することにあ
る。
造上の制限を緩和し、製造工程における高信頼性及び低
価格の半導体装置及びその製造方法を提供することにあ
る。
本発明の他の目的は、同一リードフレームに品種や外
径サイズなどが異なる複数種類の半導体チップを搭載可
能とする技術を提供することにある。
径サイズなどが異なる複数種類の半導体チップを搭載可
能とする技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、主面に形成された複数の素子
と、前記主面の周囲に沿って配置形成された第１のボン
ディングパッド、第２のボンディングパッドとを有する
半導体チップと、前記半導体チップを封止する封止体
と、一端が前記半導体チップ近傍に位置し他端が前記封
止体外に位置する複数の第１のリードと、前記半導体チ
ップの主面上に延在する第２のリードとを有する半導体
装置であって、前記半導体チップ主面の周囲は、前記第
１のリードの一端と前記第２のリードとの間に配置さ
れ、前記第２のリードは、前記第１のボンディングパッ
ド及び第２のボンディングパッドの内側に配置され、前
記封止体内にて前記第１のボンディングパッドと前記第
１のリードとが第１のボンディングワイヤによって接続
され、前記封止体内にて前記第２のボンディングパッド
と前記第２のリードとが第２のボンディングワイヤによ
って接続されていることを特徴とする半導体装置。
概要を簡単に説明すれば、主面に形成された複数の素子
と、前記主面の周囲に沿って配置形成された第１のボン
ディングパッド、第２のボンディングパッドとを有する
半導体チップと、前記半導体チップを封止する封止体
と、一端が前記半導体チップ近傍に位置し他端が前記封
止体外に位置する複数の第１のリードと、前記半導体チ
ップの主面上に延在する第２のリードとを有する半導体
装置であって、前記半導体チップ主面の周囲は、前記第
１のリードの一端と前記第２のリードとの間に配置さ
れ、前記第２のリードは、前記第１のボンディングパッ
ド及び第２のボンディングパッドの内側に配置され、前
記封止体内にて前記第１のボンディングパッドと前記第
１のリードとが第１のボンディングワイヤによって接続
され、前記封止体内にて前記第２のボンディングパッド
と前記第２のリードとが第２のボンディングワイヤによ
って接続されていることを特徴とする半導体装置。
主面に形成された複数の素子と、前記主面の周囲に沿
って配置形成された第１のボンディングパッド、第２の
ボンディングパッドとを有する半導体チップと、前記半
導体チップを封止する封止体と、一端が前記封止体内に
て前記半導体チップ近傍に位置し他端が前記封止体外に
位置する複数の第１のリードと、前記半導体チップの主
面上に延在する第２のリードと、前記封止体内にて前記
第１のボンディングパッドと前記第１のリードとを接続
する第１のボンディングワイヤと、前記封止体内にて前
記第２のボンディングパッドと前記第２のリードとを接
続する第２のボンディングワイヤとを有し、前記半導体
チップ主面の周囲は、前記第１のリードの一端と前記第
２のリードとの間に配置されていることを特徴とする半
導体装置。
って配置形成された第１のボンディングパッド、第２の
ボンディングパッドとを有する半導体チップと、前記半
導体チップを封止する封止体と、一端が前記封止体内に
て前記半導体チップ近傍に位置し他端が前記封止体外に
位置する複数の第１のリードと、前記半導体チップの主
面上に延在する第２のリードと、前記封止体内にて前記
第１のボンディングパッドと前記第１のリードとを接続
する第１のボンディングワイヤと、前記封止体内にて前
記第２のボンディングパッドと前記第２のリードとを接
続する第２のボンディングワイヤとを有し、前記半導体
チップ主面の周囲は、前記第１のリードの一端と前記第
２のリードとの間に配置されていることを特徴とする半
導体装置。
四角形状の主面に形成された複数の素子と、前記主面
の周囲に沿って配置形成された第１のボンディングパッ
ド、第２のボンディングパッドとを有する半導体チップ
と、前記半導体チップを封止する封止体と、一端が前記
半導体チップの４つの側面に対向する近傍に位置し他端
が前記封止体外に位置する複数の第１のリードと、前記
半導体チップの主面上に延在する第１の部分及び前記半
導体チップの外方に延在する第２部分を有する第２のリ
ードとからなる半導体装置であって、前記半導体チップ
主面の周囲は、前記第１のリードの一端と前記第２のリ
ードの第１の部分との間に配置され、前記封止体内に
て、前記複数の第１のリード及び前記第２のリードの第
２の部分を横切って第３のリードが延在し、この第３の
リードと前記第２のリードとが電気的に接続されてお
り、前記封止体内にて前記第１のボンディングパッドと
前記第１のリードとが第１のボンディングワイヤによっ
て接続され、前記封止体内にて前記第２のボンディング
パッドと前記第２のリードとが第２のボンディングワイ
ヤによって接続されていることを特徴とする半導体装
置。
の周囲に沿って配置形成された第１のボンディングパッ
ド、第２のボンディングパッドとを有する半導体チップ
と、前記半導体チップを封止する封止体と、一端が前記
半導体チップの４つの側面に対向する近傍に位置し他端
が前記封止体外に位置する複数の第１のリードと、前記
半導体チップの主面上に延在する第１の部分及び前記半
導体チップの外方に延在する第２部分を有する第２のリ
ードとからなる半導体装置であって、前記半導体チップ
主面の周囲は、前記第１のリードの一端と前記第２のリ
ードの第１の部分との間に配置され、前記封止体内に
て、前記複数の第１のリード及び前記第２のリードの第
２の部分を横切って第３のリードが延在し、この第３の
リードと前記第２のリードとが電気的に接続されてお
り、前記封止体内にて前記第１のボンディングパッドと
前記第１のリードとが第１のボンディングワイヤによっ
て接続され、前記封止体内にて前記第２のボンディング
パッドと前記第２のリードとが第２のボンディングワイ
ヤによって接続されていることを特徴とする半導体装
置。
主面に形成された複数の素子と、前記主面の周囲に沿
って配置形成された第１のボンディングパッド、第２の
ボンディングパッドとを有する半導体チップと、前記半
導体チップを封止する封止体と、一端が前記半導体チッ
プ近傍に位置し他端が前記封止体外に位置する複数の第
１のリードと、前記半導体チップの主面上に延在する第
２のリードとを有する半導体装置の製造方法であって、
前記半導体チップ主面と前記第２のリードとを絶縁性の
接着剤によって接着する工程と、前記第１のボンディン
グパッドと前記第１のリードとを第１のボンディングワ
イヤによって接続する工程と、前記第２のボンディング
パッドと前記第２のリードとを第２のボンディングワイ
ヤによって接続する工程と、前記半導体チップ、前記第
１のボンディングワイヤ、第２のボンディングワイヤ、
前記第１のリードの一部及び前記第２のリードを樹脂で
封止する工程とを有することを特徴とする半導体装置の
製造方法。
って配置形成された第１のボンディングパッド、第２の
ボンディングパッドとを有する半導体チップと、前記半
導体チップを封止する封止体と、一端が前記半導体チッ
プ近傍に位置し他端が前記封止体外に位置する複数の第
１のリードと、前記半導体チップの主面上に延在する第
２のリードとを有する半導体装置の製造方法であって、
前記半導体チップ主面と前記第２のリードとを絶縁性の
接着剤によって接着する工程と、前記第１のボンディン
グパッドと前記第１のリードとを第１のボンディングワ
イヤによって接続する工程と、前記第２のボンディング
パッドと前記第２のリードとを第２のボンディングワイ
ヤによって接続する工程と、前記半導体チップ、前記第
１のボンディングワイヤ、第２のボンディングワイヤ、
前記第１のリードの一部及び前記第２のリードを樹脂で
封止する工程とを有することを特徴とする半導体装置の
製造方法。
上述した手段によれば、半導体チップが搭載されるタ
ブ（ダイパッド）を設けていないので、ボンディングワ
イヤとタブとの短絡（ショート）を防止できる。
ブ（ダイパッド）を設けていないので、ボンディングワ
イヤとタブとの短絡（ショート）を防止できる。
また、半導体チップとタブ、信号用インナーリードの
先端部とタブ等に関する製造上の制約がない。
先端部とタブ等に関する製造上の制約がない。
上述した手段によれば、半導体チップの回路形成面の
上に共用インナーリードが絶縁性接着材（例えば絶縁性
テープ）を介して積層され、かつ前記半導体チップの周
辺部の外側に複数の信号用インナーリードが設けられる
ことにより、従来のLOC構造のものに比べて、半導体チ
ップの回路形成面の上に電極パッドを設ける面積が増大
するので、多ピン化に必要な数の電極パッドを設けるこ
とができる。
上に共用インナーリードが絶縁性接着材（例えば絶縁性
テープ）を介して積層され、かつ前記半導体チップの周
辺部の外側に複数の信号用インナーリードが設けられる
ことにより、従来のLOC構造のものに比べて、半導体チ
ップの回路形成面の上に電極パッドを設ける面積が増大
するので、多ピン化に必要な数の電極パッドを設けるこ
とができる。
また、同一リードフレームに品種や外径サイズなどが
異なる複数種類の半導体チップを搭載することができ
る。
異なる複数種類の半導体チップを搭載することができ
る。
また、搭載する半導体チップのサイズが小さい時、電
極パッドと共用インナーリードとの間隔は狭くなるの
で、これに相当する分、ボンディングワイヤ長を短くで
き、電源ノイズの原因となるボンディングワイヤの抵抗
値を低減できる。
極パッドと共用インナーリードとの間隔は狭くなるの
で、これに相当する分、ボンディングワイヤ長を短くで
き、電源ノイズの原因となるボンディングワイヤの抵抗
値を低減できる。
また、逆に搭載する半導体チップのサイズが大きい
時、電極パッドと共用インナーリードとの間隔が広くな
り、ボンディングワイヤ長は長くなるが、半導体チップ
のサイズに相当する分、電極パッドの配置可能数も増加
でき、電源用電極パッド数を増加できるので、電源ノイ
ズの増加を抑えることができる。
時、電極パッドと共用インナーリードとの間隔が広くな
り、ボンディングワイヤ長は長くなるが、半導体チップ
のサイズに相当する分、電極パッドの配置可能数も増加
でき、電源用電極パッド数を増加できるので、電源ノイ
ズの増加を抑えることができる。
更に上述した手段によれば、前記電極パッドは半導体
チップの４辺に沿って配置されることにより、半導体チ
ップの周辺部の外側に設けた複数の信号用インナーリー
ドに対し、互いに交わることなく、多数の電極パッドを
効率的に接続することができる。
チップの４辺に沿って配置されることにより、半導体チ
ップの周辺部の外側に設けた複数の信号用インナーリー
ドに対し、互いに交わることなく、多数の電極パッドを
効率的に接続することができる。
更に、前記共用インナーリードは、半導体チップの回
路形成面の電極パッドを設ける必要がない部分を経由し
て配置されているので、半導体チップの回路形成面上の
電極パッド形成領域を阻外することがない。
路形成面の電極パッドを設ける必要がない部分を経由し
て配置されているので、半導体チップの回路形成面上の
電極パッド形成領域を阻外することがない。
また、前記共用インナーリードは、半導体チップの回
路形成面の電極パッドを置けない外周部の隅部において
吊りリードで支持されることにより、電極パッド形成領
域を阻外することがない。
路形成面の電極パッドを置けない外周部の隅部において
吊りリードで支持されることにより、電極パッド形成領
域を阻外することがない。
また、前記複数の信号用インナーリードに対応する半
導体チップの回路形成面の電極パッドは、前記共用イン
ナーリードの外側に配設されることにより、ボンディン
グワイヤが共用インナーリードと交差することがないの
で、共用インナーリードとボンディングワイヤとのショ
ートのおそれがない。
導体チップの回路形成面の電極パッドは、前記共用イン
ナーリードの外側に配設されることにより、ボンディン
グワイヤが共用インナーリードと交差することがないの
で、共用インナーリードとボンディングワイヤとのショ
ートのおそれがない。
さらに、共用可能な電源等の回路の電極パッドを、信
号用電極パッドと同列に配置し、かつどこの位置にも設
けることができる。更に、前記電源用電極パッド（電源
ノイズの防止を目的とする電源用電極パッド）の追加
は、アウターリードを増加することなく実現できる。
号用電極パッドと同列に配置し、かつどこの位置にも設
けることができる。更に、前記電源用電極パッド（電源
ノイズの防止を目的とする電源用電極パッド）の追加
は、アウターリードを増加することなく実現できる。
上述した手段によれば、リードフレームの層数を増や
すことなく、半導体チップに正の電極、負の電極等の複
数の電源を低抵抗で配電できる。
すことなく、半導体チップに正の電極、負の電極等の複
数の電源を低抵抗で配電できる。
上述した手段によれば、インナーリードの電気的抵抗
及び熱的抵抗を低減できると共に、任意のアウターリー
ドと共用インナーリードを電気的に接続でき、任意のア
ウターリードを電源とすることができる。
及び熱的抵抗を低減できると共に、任意のアウターリー
ドと共用インナーリードを電気的に接続でき、任意のア
ウターリードを電源とすることができる。
上述した手段によれば、前記半導体チップは、モール
ド樹脂のほぼ中央部に配置されているので、温度サイク
ルによるクラック等の発生を低減することができる。
ド樹脂のほぼ中央部に配置されているので、温度サイク
ルによるクラック等の発生を低減することができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔実施例１〕 第１図は、本発明の実施例１の樹脂封止型半導体装置
のモールド樹脂の上半分を除去した全体構成を示す平面
図、 第２図は、第１図の（イ）−（イ）線で切った断面
図、 第３図は、第１図に示す本実施例１の樹脂封止型半導
体装置の要部を説明するための一部欠き斜視図、 第４図は、第１図の要部拡大図、 第５図は、第２図の要部拡大図、 第6A図及び第6B図は、本実施例１の半導体チップのレ
イアウト構成を示す平面図、 第6C図は、第6A図及び第6B図の要部ブロック図、 第７図は、本実施例１のリードフレームの構成を示す
平面図である。
のモールド樹脂の上半分を除去した全体構成を示す平面
図、 第２図は、第１図の（イ）−（イ）線で切った断面
図、 第３図は、第１図に示す本実施例１の樹脂封止型半導
体装置の要部を説明するための一部欠き斜視図、 第４図は、第１図の要部拡大図、 第５図は、第２図の要部拡大図、 第6A図及び第6B図は、本実施例１の半導体チップのレ
イアウト構成を示す平面図、 第6C図は、第6A図及び第6B図の要部ブロック図、 第７図は、本実施例１のリードフレームの構成を示す
平面図である。
本実施例の樹脂封止型半導体装置は、第１図乃至第５
図に示すように、QFP（Quad Flat Package）型のパッケ
ージで構成されている。この樹脂封止型半導体装置は、
平面が方形状の単結晶珪素基板で構成された半導体チッ
プ１を搭載している。
図に示すように、QFP（Quad Flat Package）型のパッケ
ージで構成されている。この樹脂封止型半導体装置は、
平面が方形状の単結晶珪素基板で構成された半導体チッ
プ１を搭載している。
前記半導体チップ１の回路形成面（以下、主面とい
う）上には、共用インナーリード2Aが絶縁性接着材又は
絶縁性テープ３を介して積層されている。この共用イン
ナーリード2Aは、半導体チップ１を接着固定する半導体
チップ固定用リング2A1と、この半導体チップ固定用リ
ング2A1の隅部を吊って支持する４本の吊りリード2A2と
で構成され、一体に形成されている。前記４本の吊りリ
ード2A2のうち１本はアウターリード2Bと一体に形成さ
れている。
う）上には、共用インナーリード2Aが絶縁性接着材又は
絶縁性テープ３を介して積層されている。この共用イン
ナーリード2Aは、半導体チップ１を接着固定する半導体
チップ固定用リング2A1と、この半導体チップ固定用リ
ング2A1の隅部を吊って支持する４本の吊りリード2A2と
で構成され、一体に形成されている。前記４本の吊りリ
ード2A2のうち１本はアウターリード2Bと一体に形成さ
れている。
前記半導体チップ１の方形状（外周）の外側には、こ
の方形状の各辺に沿って複数の信号用インナーリード4A
が配置されている。この信号用インナーリード4Aはアウ
ターリード4Bと一体に形成されている。
の方形状の各辺に沿って複数の信号用インナーリード4A
が配置されている。この信号用インナーリード4Aはアウ
ターリード4Bと一体に形成されている。
前記共用インナーリード2Aの半導体チップ固定用リン
グ2A1、信号用インナーリード4Aの夫々は、半導体チッ
プ１の主面上に形成された電極パッド（ボンディングパ
ッド）BPにボンディングワイヤ５で電気的に接続されて
いる。このボンディングワイヤ５は例えばアルミニウム
（A1）又は金（Au）ワイヤを使用する。ボンディングワ
イヤ５は例えば熱圧着に超音波振動を併用したボンディ
ング法によりボンディングされる。
グ2A1、信号用インナーリード4Aの夫々は、半導体チッ
プ１の主面上に形成された電極パッド（ボンディングパ
ッド）BPにボンディングワイヤ５で電気的に接続されて
いる。このボンディングワイヤ５は例えばアルミニウム
（A1）又は金（Au）ワイヤを使用する。ボンディングワ
イヤ５は例えば熱圧着に超音波振動を併用したボンディ
ング法によりボンディングされる。
前記半導体チップ１、共用インナーリード2A、信号用
インナーリード4A、ボンディングワイヤ５等は、モール
ド樹脂６で封止されている。このモールド樹脂６は、低
応力化を図るために、フェノール系硬化剤、シリコーン
ゴム及びフィラーが添加されたエポキシ系樹脂を使用し
ている。シリコーンゴムはエポキシ系樹脂の弾性率と同
時に熱膨張率を低下させる作用がある。フィラーは球形
の酸化珪素粒で形成されており、同様に熱膨張率を低下
させる作用がある。モールド樹脂６の封止はトランスフ
ァーモールド法で行なわれる。
インナーリード4A、ボンディングワイヤ５等は、モール
ド樹脂６で封止されている。このモールド樹脂６は、低
応力化を図るために、フェノール系硬化剤、シリコーン
ゴム及びフィラーが添加されたエポキシ系樹脂を使用し
ている。シリコーンゴムはエポキシ系樹脂の弾性率と同
時に熱膨張率を低下させる作用がある。フィラーは球形
の酸化珪素粒で形成されており、同様に熱膨張率を低下
させる作用がある。モールド樹脂６の封止はトランスフ
ァーモールド法で行なわれる。
前記半導体チップ１は、第6A図乃至第6C図に示すよう
に、ユーザの要望にあわせて設計製作するASIC（Applic
ation Specific Integrated Circuit）対応の例えばス
タンダードセル方式で論理回路を形成したロジックLSI
で構成されている。このロジックLSIは、搭載される論
理回路の数によりロジックLSIの外径サイズが異なる。
に、ユーザの要望にあわせて設計製作するASIC（Applic
ation Specific Integrated Circuit）対応の例えばス
タンダードセル方式で論理回路を形成したロジックLSI
で構成されている。このロジックLSIは、搭載される論
理回路の数によりロジックLSIの外径サイズが異なる。
前記ロジックLSIは、方形状の各辺に沿った最外周部
に複数のインターフェイスセル12を配置している。イン
ターフェイスセル12Aは、信号用電極パッドBPと入力バ
ッファ回路とで構成されている。この信号用電極パッド
BPと入力バッファ回路との間には、静電保護回路が設け
られている。インターフェイスセル12Bは、信号用電極
パッドBPと出力バッファ回路とで構成されている。イン
ターフェイスセル12Cは、電源電圧Vccが印加される電源
用電極パッドで構成されている。インターフェイスセル
12Dは、基準電圧Vssが印加される電源用電極パッドで構
成されている。つまり、インターフェイスセル12は、入
出力バッファ回路、電源等の周辺回路に電極パッドを含
めた構造で構成されている。このように構成されるロジ
ックLSIは、方形状の角部（隅部）において、電極パッ
ドBPが配置されない領域が形成される。
に複数のインターフェイスセル12を配置している。イン
ターフェイスセル12Aは、信号用電極パッドBPと入力バ
ッファ回路とで構成されている。この信号用電極パッド
BPと入力バッファ回路との間には、静電保護回路が設け
られている。インターフェイスセル12Bは、信号用電極
パッドBPと出力バッファ回路とで構成されている。イン
ターフェイスセル12Cは、電源電圧Vccが印加される電源
用電極パッドで構成されている。インターフェイスセル
12Dは、基準電圧Vssが印加される電源用電極パッドで構
成されている。つまり、インターフェイスセル12は、入
出力バッファ回路、電源等の周辺回路に電極パッドを含
めた構造で構成されている。このように構成されるロジ
ックLSIは、方形状の角部（隅部）において、電極パッ
ドBPが配置されない領域が形成される。
前記インターフェイスセル12の内側にはロジックセル
群11が配置されている。このロジックセル群11の主面上
には、絶縁性接着材又は絶縁性テープ３を介して前述の
半導体チップ固定用リング2A1が設けられている。半導
体チップ固定用リング2A1は、半導体チップ１の方形状
の各辺に沿った配置（例えば長方形）で構成され、この
各辺と平行に延在している。このように構成された半導
体チップ固定用リング2A1は、前述の電極パッドBPが配
置されない領域（隅部）上を延在する４本の吊りリード
2A2で支持されている。
群11が配置されている。このロジックセル群11の主面上
には、絶縁性接着材又は絶縁性テープ３を介して前述の
半導体チップ固定用リング2A1が設けられている。半導
体チップ固定用リング2A1は、半導体チップ１の方形状
の各辺に沿った配置（例えば長方形）で構成され、この
各辺と平行に延在している。このように構成された半導
体チップ固定用リング2A1は、前述の電極パッドBPが配
置されない領域（隅部）上を延在する４本の吊りリード
2A2で支持されている。
前記共用インナーリード2A、信号用インナーリード4
A、アウターリード2B、4Bの夫々は、第７図に示すよう
に、リードフレームに一体に形成されている。共用イン
ナーリード2Aの半導体チップ固定用リング2A1は、この
隅部において４本の吊りリード2A2に支持され、吊りリ
ード2A2は内枠4Cに支持されている。信号用インナーリ
ード4Aの一端は内枠4Cに支持されている。アウターリー
ド2B及び4Bは、夫々の両端が内枠4Cと外枠4Dによって支
持されている。
A、アウターリード2B、4Bの夫々は、第７図に示すよう
に、リードフレームに一体に形成されている。共用イン
ナーリード2Aの半導体チップ固定用リング2A1は、この
隅部において４本の吊りリード2A2に支持され、吊りリ
ード2A2は内枠4Cに支持されている。信号用インナーリ
ード4Aの一端は内枠4Cに支持されている。アウターリー
ド2B及び4Bは、夫々の両端が内枠4Cと外枠4Dによって支
持されている。
前記共用インナーリード2A、信号用インナーリード4
A、アウターリード2B、4Bの夫々は、リードフレームか
ら切断及び成型され構成されている。リードフレーム
は、前述のモールド樹脂６で封止された後に切断及び成
型がなされる。このリードフレームは、例えばFe−Ni
（例えばNi含有率42又は50［％］）合金、Cu等で形成さ
れている。
A、アウターリード2B、4Bの夫々は、リードフレームか
ら切断及び成型され構成されている。リードフレーム
は、前述のモールド樹脂６で封止された後に切断及び成
型がなされる。このリードフレームは、例えばFe−Ni
（例えばNi含有率42又は50［％］）合金、Cu等で形成さ
れている。
前記絶縁性接着材３としては、例えばポリエーテルア
ミドイミド系樹脂やエポキシ系樹脂を使用する。そし
て、絶縁性接着材３は、前記リードフレームの状態で共
用インナーリード2Aの長方形の半導体チップ固定用リン
グ2A1に、テープ状にして貼り付けておき、その後半導
体装置の組み立てを行う。
ミドイミド系樹脂やエポキシ系樹脂を使用する。そし
て、絶縁性接着材３は、前記リードフレームの状態で共
用インナーリード2Aの長方形の半導体チップ固定用リン
グ2A1に、テープ状にして貼り付けておき、その後半導
体装置の組み立てを行う。
この種の樹脂封止型パッケージは、いわゆる半導体チ
ップ１上に共用インナーリード2Aのみを配置したLOC（L
ead On Chip）構造を採用している。LOC構造を採用する
樹脂封止型パッケージは、タブを使用しないので、サイ
ズの大きな半導体チップ１を封止することができる。
ップ１上に共用インナーリード2Aのみを配置したLOC（L
ead On Chip）構造を採用している。LOC構造を採用する
樹脂封止型パッケージは、タブを使用しないので、サイ
ズの大きな半導体チップ１を封止することができる。
また、タブと半導体チップ、タブとインナーリード先
端、タブとボンディングワイヤ等に関する構造上の制限
が無くなるため、同一リードフレームに搭載可能な半導
体チップのサイズの許容値が広がる。
端、タブとボンディングワイヤ等に関する構造上の制限
が無くなるため、同一リードフレームに搭載可能な半導
体チップのサイズの許容値が広がる。
前記共用インナーリード2Aは、例えばVcc用リード又
はVss用リードに使用され、その他の信号用インナーリ
ード4Aの他端側の先端で規定された領域内において平行
に延在させている。この共用インナーリード2Aの半導体
チップ固定用リング2A1は、半導体チップの主面のどの
位置においても電源電圧Vcc、基準電圧Vssを供給するこ
とができるように構成されている。つまり、この樹脂封
止型半導体装置は電源ノイズを吸収し易く構成され、動
作速度の高速化を図れるように構成されている。
はVss用リードに使用され、その他の信号用インナーリ
ード4Aの他端側の先端で規定された領域内において平行
に延在させている。この共用インナーリード2Aの半導体
チップ固定用リング2A1は、半導体チップの主面のどの
位置においても電源電圧Vcc、基準電圧Vssを供給するこ
とができるように構成されている。つまり、この樹脂封
止型半導体装置は電源ノイズを吸収し易く構成され、動
作速度の高速化を図れるように構成されている。
次に、本実施例の樹脂封止型半導体装置の組み立て方
法について簡単に説明する。
法について簡単に説明する。
まず、リードフレームの共用インナーリード2Aの半導
体チップ固定用リング2A1の半導体チップ１の主面側に
絶縁性接着材３を接着し、半導体チップ１の主面上にリ
ードフレームを接着する。
体チップ固定用リング2A1の半導体チップ１の主面側に
絶縁性接着材３を接着し、半導体チップ１の主面上にリ
ードフレームを接着する。
次に、共用インナーリード2Aの半導体チップ固定用リ
ング2A1及び信号用インナーリード4Aと半導体チップ１
上の電極パッドBPとをボンディングワイヤ５でそれぞれ
ワイヤボンディングして電気的に接続する。
ング2A1及び信号用インナーリード4Aと半導体チップ１
上の電極パッドBPとをボンディングワイヤ５でそれぞれ
ワイヤボンディングして電気的に接続する。
次に、前記モールド樹脂６で封止した後、アウターリ
ード2B、4Bの夫々をメッキし、アウターリード2B、4Bの
夫々をリードフレームの内枠4C及び外枠4Dから切り離
し、成型する。
ード2B、4Bの夫々をメッキし、アウターリード2B、4Bの
夫々をリードフレームの内枠4C及び外枠4Dから切り離
し、成型する。
最後に、４本の吊りリード2A2に一体に形成されてい
るアウターリード2Bのうち３本を切断して樹脂封止半導
体装置の組立てを完了する。
るアウターリード2Bのうち３本を切断して樹脂封止半導
体装置の組立てを完了する。
このように樹脂封止型型半導体装置を構成することに
より、従来のLOC構造のものに比べて、半導体チップ１
の主面の上に電極パッドBPを設ける面積が増大するの
で、多ピン化に必要な数の電極パッドBPを設けることが
できる。
より、従来のLOC構造のものに比べて、半導体チップ１
の主面の上に電極パッドBPを設ける面積が増大するの
で、多ピン化に必要な数の電極パッドBPを設けることが
できる。
また、同一リードフレームに品種や外径サイズなどが
異なる複数種類の半導体チップ１を搭載することができ
る。
異なる複数種類の半導体チップ１を搭載することができ
る。
また、搭載する半導体チップ１の外径サイズが小さい
（第6B図）時、電極パッドBPと半導体チップ固定用リン
グ（共用インナーリード2A）2A1との間隔は狭くなるの
で、これに相当する分、ボンディングワイヤ５の長さを
短くでき、電源ノイズの原因となるボンディングワイヤ
５の抵抗値を低減できる。
（第6B図）時、電極パッドBPと半導体チップ固定用リン
グ（共用インナーリード2A）2A1との間隔は狭くなるの
で、これに相当する分、ボンディングワイヤ５の長さを
短くでき、電源ノイズの原因となるボンディングワイヤ
５の抵抗値を低減できる。
また、逆に搭載する半導体チップ１の外径サイズが大
きい（第6A図）時、電極パッドBPと半導体チップ固定用
リング（共用インナーリード2A）2A1との間隔が広くな
りボンディングワイヤ５の長さは長くなるが、半導体チ
ップ１の外径サイズに相当する分、電極パッドBPの配置
可能数も増加でき、電極用電極パッドBP数を増加できる
ので、電源ノイズの増加を抑えることができる。
きい（第6A図）時、電極パッドBPと半導体チップ固定用
リング（共用インナーリード2A）2A1との間隔が広くな
りボンディングワイヤ５の長さは長くなるが、半導体チ
ップ１の外径サイズに相当する分、電極パッドBPの配置
可能数も増加でき、電極用電極パッドBP数を増加できる
ので、電源ノイズの増加を抑えることができる。
また、前記共用インナーリード2Aの半導体チップ固定
用リング2A1を、半導体チップ１の４辺に対してほぼ平
行に設けることにより、電源等の回路に共用する電極パ
ッドBPをどこの位置にでも設けることができる。
用リング2A1を、半導体チップ１の４辺に対してほぼ平
行に設けることにより、電源等の回路に共用する電極パ
ッドBPをどこの位置にでも設けることができる。
また、前記共用インナーリード2Aの半導体チップ固定
用リング2A1は、半導体チップ１の主面の電極パッドBP
のない中央部に配置され、４本の吊りリード2A2は半導
体チップ１の主面の隅部の外周部を経由して配置されて
いるので、電極パッドBPの配置面積を増大することがで
きる。
用リング2A1は、半導体チップ１の主面の電極パッドBP
のない中央部に配置され、４本の吊りリード2A2は半導
体チップ１の主面の隅部の外周部を経由して配置されて
いるので、電極パッドBPの配置面積を増大することがで
きる。
前記複数の信号用インナーリード4Aに対応する半導体
チップ１の主面上の電極パッドBPは、前記共用インナー
リード2Aの外側に配設されることにより、ボンディング
ワイヤ５が共用インナーリード2Aと交差することがない
ので、共用インナーリード2Aとボンディングワイヤ５と
がショートするおそれがない。
チップ１の主面上の電極パッドBPは、前記共用インナー
リード2Aの外側に配設されることにより、ボンディング
ワイヤ５が共用インナーリード2Aと交差することがない
ので、共用インナーリード2Aとボンディングワイヤ５と
がショートするおそれがない。
前記共用インナーリード2Aの半導体チップ固定用リン
グ2A1を信号用インナーリード4Aよりも少し上にあげ
て、半導体チップ１の上下のモールド樹脂６の量がバラ
ンスするように、半導体チップ１をほぼ中央部に配置し
たことにより、その半導体チップ１の上下のモールド樹
脂６の量をバランスさせることができるので、温度サイ
クルによるクラック発生を低減することができる。
グ2A1を信号用インナーリード4Aよりも少し上にあげ
て、半導体チップ１の上下のモールド樹脂６の量がバラ
ンスするように、半導体チップ１をほぼ中央部に配置し
たことにより、その半導体チップ１の上下のモールド樹
脂６の量をバランスさせることができるので、温度サイ
クルによるクラック発生を低減することができる。
〔実施例２〕 第８図は、本発明の実施例２である樹脂封止型半導体
装置のモールド樹脂の上半分を除去した全体構成を示す
平面図、 第９図は、第８図の（ロ）−（ロ）線で切った断面
図、 第10図は、本実施例２のリードフレーム構成を示す平
面図である。
装置のモールド樹脂の上半分を除去した全体構成を示す
平面図、 第９図は、第８図の（ロ）−（ロ）線で切った断面
図、 第10図は、本実施例２のリードフレーム構成を示す平
面図である。
本実施例２の樹脂封止型半導体装置は、第８図乃至第
10図に示すように、前記実施例１の共用インナーリード
2Aを信号用インナーリード4Aと同一平面上の高さにして
半導体チップ１の主面上の絶縁性接着材又は絶縁性テー
プ３を介して積層しても、前記半導体チップ１がモール
ド樹脂６のほぼ中央部に位置するようにしたものであ
る。
10図に示すように、前記実施例１の共用インナーリード
2Aを信号用インナーリード4Aと同一平面上の高さにして
半導体チップ１の主面上の絶縁性接着材又は絶縁性テー
プ３を介して積層しても、前記半導体チップ１がモール
ド樹脂６のほぼ中央部に位置するようにしたものであ
る。
このように半導体チップ１の上下のモールド樹脂６の
量がバランスするような構成になる場合には、フラット
（同一平面）なリードフレームが使用できるので、リー
ドフレームの製作が簡単になる。
量がバランスするような構成になる場合には、フラット
（同一平面）なリードフレームが使用できるので、リー
ドフレームの製作が簡単になる。
次に、前記実施例1,2における共用インナーリード2A
の変形例を第11図に示す。図には半導体チップ１及びそ
の上部の共用インナーリード2A、接着材３のみを示す
が、他の部分については今まで述べてきた通りである。
共用インナーリード2Aは、単一の電源として機能するだ
けでなく、分離された状態で別々の電源の共用インナー
リードとして使用することができる。
の変形例を第11図に示す。図には半導体チップ１及びそ
の上部の共用インナーリード2A、接着材３のみを示す
が、他の部分については今まで述べてきた通りである。
共用インナーリード2Aは、単一の電源として機能するだ
けでなく、分離された状態で別々の電源の共用インナー
リードとして使用することができる。
また、第12図及び第13図（第12図の（ハ）−（ハ）線
で切った断面図）に示すように、ユーザの要求によりイ
ンナーリード4A1と共用インナーリード2Aの吊りリード2
A2とをショートバー20で溶接により接着し、他のインナ
ーリード4Aとの分離には絶縁性接着テープ３を使用する
ようにしてもよい。これにより、共用インナーリード2A
と任意のインナーリード4A1がボンディングワイヤ５に
より同電位に接続可能となる。このことは、共用インナ
ーリード2AはVcc又はVssに使用されるが、任意のインナ
ーリード4A1が電源ピンになり得るということを意味す
る。
で切った断面図）に示すように、ユーザの要求によりイ
ンナーリード4A1と共用インナーリード2Aの吊りリード2
A2とをショートバー20で溶接により接着し、他のインナ
ーリード4Aとの分離には絶縁性接着テープ３を使用する
ようにしてもよい。これにより、共用インナーリード2A
と任意のインナーリード4A1がボンディングワイヤ５に
より同電位に接続可能となる。このことは、共用インナ
ーリード2AはVcc又はVssに使用されるが、任意のインナ
ーリード4A1が電源ピンになり得るということを意味す
る。
また、ショートバー20は、任意の信号用インナーリー
ド4A及び共用インナーリード2Aの低抵抗化、放電板とし
て使用できる。
ド4A及び共用インナーリード2Aの低抵抗化、放電板とし
て使用できる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、本発明は、セラミックで形成された封止体の
キャビティ内に半導体チップをガラス封止するガラス封
止型半導体装置に適用することができる。
キャビティ内に半導体チップをガラス封止するガラス封
止型半導体装置に適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
従来のLOC構造のものに比べて、半導体チップの回路
形成面の上に電極パッドを設ける面積が増大するので、
多ピン化に必要な数の電極パッドを設けることができ
る。
形成面の上に電極パッドを設ける面積が増大するので、
多ピン化に必要な数の電極パッドを設けることができ
る。
また、タブを使用していないので、タブとボンデング
ワイヤとのショートのおそれがない。
ワイヤとのショートのおそれがない。
また、共用可能な電源等の回路の電極パッドをどこの
位置にでも設けることができる。
位置にでも設けることができる。
また、信号インナーリードの配置面積を大きくするこ
とができる。
とができる。
また、ボンディングワイヤが共用インナーリードと交
差することがないので、共用インナーリードとボンディ
ングワイヤとのショートのおそれがない。
差することがないので、共用インナーリードとボンディ
ングワイヤとのショートのおそれがない。
また、温度サイクルによるクラック等の発生を低減す
ることができる。
ることができる。
また、ボンディングワイヤによる電源ノイズを低減す
ることができる。
ることができる。
また、ボンディングに関する製造上の制限を緩和する
ことができる。
ことができる。
また、同一リードフレームに品種や外径サイズなどが
異なる複数種類の半導体チップを搭載することができる
と共に、前記効果により低価格化が実現できる。
異なる複数種類の半導体チップを搭載することができる
と共に、前記効果により低価格化が実現できる。
第１図は、本発明の実施例１の樹脂封止型半導体装置の
モールド樹脂の上半分を除去した全体構成を示す平面
図、 第２図は、第１図の（イ）−（イ）線で切った断面図、 第３図は、第１図に示す本実施例１の樹脂封止型半導体
装置の要部を説明するための一部欠き斜視図、 第４図は、第１図の要部拡大図、 第５図は、第２図の要部拡大図、 第6A図及び第6B図は、本実施例１の半導体チップのレイ
アウト構成を示す平面図、 第6C図は、第6A図及び第6B図の要部ブロック図、 第７図は、本実施例１のリードフレームの構成を示す平
面図、 第８図は、本発明の実施例２である樹脂封止型半導体装
置のモールド樹脂の上半分を除去した全体構成を示す平
面図、 第９図は、第８図の（ロ）−（ロ）線で切った断面図、 第10図は、本実施例２のリードフレームの構成を示す平
面図である。 第11図は、共用インナーリードの変形例を示す図、 第12図は、本発明の応用例を示す図、 第13図は、第12図の（ハ）−（ハ）線で切った断面図で
ある。 図中、１……半導体チップ、2A……共用インナーリー
ド、３……絶縁性接着材、4A……信号用インナーリー
ド、4B……信号用アウターリード、５……ボンディング
ワイヤ、６……モールド樹脂。
モールド樹脂の上半分を除去した全体構成を示す平面
図、 第２図は、第１図の（イ）−（イ）線で切った断面図、 第３図は、第１図に示す本実施例１の樹脂封止型半導体
装置の要部を説明するための一部欠き斜視図、 第４図は、第１図の要部拡大図、 第５図は、第２図の要部拡大図、 第6A図及び第6B図は、本実施例１の半導体チップのレイ
アウト構成を示す平面図、 第6C図は、第6A図及び第6B図の要部ブロック図、 第７図は、本実施例１のリードフレームの構成を示す平
面図、 第８図は、本発明の実施例２である樹脂封止型半導体装
置のモールド樹脂の上半分を除去した全体構成を示す平
面図、 第９図は、第８図の（ロ）−（ロ）線で切った断面図、 第10図は、本実施例２のリードフレームの構成を示す平
面図である。 第11図は、共用インナーリードの変形例を示す図、 第12図は、本発明の応用例を示す図、 第13図は、第12図の（ハ）−（ハ）線で切った断面図で
ある。 図中、１……半導体チップ、2A……共用インナーリー
ド、３……絶縁性接着材、4A……信号用インナーリー
ド、4B……信号用アウターリード、５……ボンディング
ワイヤ、６……モールド樹脂。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−40752（ＪＰ，Ａ) 特開 平２−143449（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 21/60 301
Claims (15)
- 【請求項１】主面に形成された複数の素子と、前記主面
の周囲に沿って配置形成された第１のボンディングパッ
ド、第２のボンディングパッドとを有する半導体チップ
と、前記半導体チップを封止する封止体と、一端が前記
半導体チップ近傍に位置し他端が前記封止体外に位置す
る複数の第１のリードと、前記半導体チップの主面上に
延在する第２のリードとを有する半導体装置であって、 前記半導体チップ主面の周囲は、前記第１のリードの一
端と前記第２のリードとの間に配置され、 前記第２のリードは、前記第１のボンディングパッド及
び第２のボンディングパッドの内側に配置され、 前記封止体内にて前記第１のボンディングパッドと前記
第１のリードとが第１のボンディングワイヤによって接
続され、前記封止体内にて前記第２のボンディングパッ
ドと前記第２のリードとが第２のボンディングワイヤに
よって接続されていることを特徴とする半導体装置。 - 【請求項２】前記第２のリードは、前記半導体チップの
主面に絶縁膜を介して接続されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】前記封止体は、四角形の平坦な面を有する
ことを特徴とする請求項１又は請求項２に記載の半導体
装置。 - 【請求項４】前記複数の第１のリードの他端は、前記封
止体の４つの側面の夫々から延在していることを特徴と
する請求項３に記載の半導体装置。 - 【請求項５】前記半導体チップは四角形状を有し、前記
第１のボンディングパッド及び第２のボンディングパッ
ドは、前記半導体チップの四辺に沿って配置されている
ことを特徴とする請求項１乃至請求項４の何れか一項に
記載の半導体装置。 - 【請求項６】入力バッファー及び出力バッファーが夫々
に関連する前記第１のボンディングパッドの近傍に配置
されていることを特徴とする請求項１乃至請求項５の何
れか一項に記載の半導体装置。 - 【請求項７】前記第２のリードは、前記半導体チップの
コーナーから外方に延在していることを特徴とする請求
項５又は請求項６に記載の半導体装置。 - 【請求項８】前記第２のリードには基準電位が供給され
ていることを特徴とする請求項１乃至請求項７の何れか
一項に記載の半導体装置。 - 【請求項９】前記第２のリードには電源電位が供給され
ていることを特徴とする請求項１乃至請求項７の何れか
一項に記載の半導体装置。 - 【請求項１０】主面に形成された複数の素子と、前記主
面の周囲に沿って配置形成された第１のボンディングパ
ッド、第２のボンディングパッドとを有する半導体チッ
プと、 前記半導体チップを封止する封止体と、 一端が前記封止体内にて前記半導体チップ近傍に位置し
他端が前記封止体外に位置する複数の第１のリードと、 前記半導体チップの主面上に延在する第２のリードと、 前記封止体内にて前記第１のボンディングパッドと前記
第１のリードとを接続する第１のボンディングワイヤ
と、 前記封止体内にて前記第２のボンディングパッドと前記
第２のリードとを接続する第２のボンディングワイヤと
を有し、 前記半導体チップ主面の周囲は、前記第１のリードの一
端と前記第２のリードとの間に配置されていることを特
徴とする半導体装置。 - 【請求項１１】前記半導体チップ主面は四角形で、前記
第２のリードは、前記主面の四辺に沿って配置されてい
ることを特徴とする請求項10に記載の半導体装置。 - 【請求項１２】四角形状の主面に形成された複数の素子
と、前記主面の周囲に沿って配置形成された第１のボン
ディングパッド、第２のボンディングパッドとを有する
半導体チップと、前記半導体チップを封止する封止体
と、一端が前記半導体チップの４つの側面に対向する近
傍に位置し他端が前記封止体外に位置する複数の第１の
リードと、前記半導体チップの主面上に延在する第１の
部分及び前記半導体チップの外方に延在する第２部分を
有する第２のリードとからなる半導体装置であって、 前記半導体チップ主面の周囲は、前記第１のリードの一
端と前記第２のリードの第１の部分との間に配置され、 前記封止体内にて、前記複数の第１のリード及び前記第
２のリードの第２の部分を横切って第３のリードが延在
し、この第３のリードと前記第２のリードとが電気的に
接続されており、 前記封止体内にて前記第１のボンディングパッドと前記
第１のリードとが第１のボンディングワイヤによって接
続され、前記封止体内にて前記第２のボンディングパッ
ドと前記第２のリードとが第２のボンディングワイヤに
よって接続されていることを特徴とする半導体装置。 - 【請求項１３】前記第３のリードと前記複数の第１のリ
ードとの間には絶縁膜が設けられてることを特徴とする
請求項12に記載の半導体装置。 - 【請求項１４】前記複数の第１のリードの任意のリード
は前記第３のリードとボンディングワイヤによって接続
されていることを特徴とする請求項12又は請求項13に記
載の半導体装置。 - 【請求項１５】主面に形成された複数の素子と、前記主
面の周囲に沿って配置形成された第１のボンディングパ
ッド、第２のボンディングパッドとを有する半導体チッ
プと、前記半導体チップを封止する封止体と、一端が前
記半導体チップ近傍に位置し他端が前記封止体外に位置
する複数の第１のリードと、前記半導体チップの主面上
に延在する第２のリードとを有する半導体装置の製造方
法であって、 前記半導体チップ主面と前記第２のリードとを絶縁性の
接着剤によって接着する工程と、 前記第１のボンディングパッドと前記第１のリードとを
第１のボンディングワイヤによって接続する工程と、 前記第２のボンディングパッドと前記第２のリードとを
第２のボンディングワイヤによって接続する工程と、 前記半導体チップ、前記第１のボンディングワイヤ、第
２のボンディングワイヤ、前記第１のリードの一部及び
前記第２のリードを樹脂で封止する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332648A JP2983620B2 (ja) | 1990-07-20 | 1990-11-29 | 半導体装置及びその製造方法 |
| KR1019910011600A KR100202760B1 (ko) | 1990-07-20 | 1991-07-09 | 반도체장치 |
| US07/985,239 US5235207A (en) | 1990-07-20 | 1992-12-02 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19222090 | 1990-07-20 | ||
| JP2-192220 | 1990-07-20 | ||
| JP2332648A JP2983620B2 (ja) | 1990-07-20 | 1990-11-29 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04174551A JPH04174551A (ja) | 1992-06-22 |
| JP2983620B2 true JP2983620B2 (ja) | 1999-11-29 |
Family
ID=26507188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332648A Expired - Fee Related JP2983620B2 (ja) | 1990-07-20 | 1990-11-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2983620B2 (ja) |
| KR (1) | KR100202760B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3572628B2 (ja) * | 1992-06-03 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| US5652461A (en) * | 1992-06-03 | 1997-07-29 | Seiko Epson Corporation | Semiconductor device with a convex heat sink |
| EP0576708A1 (de) * | 1992-07-01 | 1994-01-05 | Siemens Aktiengesellschaft | Integrierter Schaltkreis mit Leiterrahmen |
| JP2570584B2 (ja) * | 1993-07-30 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
| JP3362530B2 (ja) * | 1993-12-16 | 2003-01-07 | セイコーエプソン株式会社 | 樹脂封止型半導体装置およびその製造方法 |
| JP3509274B2 (ja) | 1994-07-13 | 2004-03-22 | セイコーエプソン株式会社 | 樹脂封止型半導体装置およびその製造方法 |
| JP3367299B2 (ja) * | 1994-11-11 | 2003-01-14 | セイコーエプソン株式会社 | 樹脂封止型半導体装置およびその製造方法 |
| JP3542677B2 (ja) * | 1995-02-27 | 2004-07-14 | セイコーエプソン株式会社 | 樹脂封止型半導体装置およびその製造方法 |
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