JPH06232196A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH06232196A
JPH06232196A JP1438293A JP1438293A JPH06232196A JP H06232196 A JPH06232196 A JP H06232196A JP 1438293 A JP1438293 A JP 1438293A JP 1438293 A JP1438293 A JP 1438293A JP H06232196 A JPH06232196 A JP H06232196A
Authority
JP
Japan
Prior art keywords
chip
semiconductor device
internal
island
main chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1438293A
Other languages
English (en)
Other versions
JPH0783035B2 (ja
Inventor
Osamu Suzuki
理 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5014382A priority Critical patent/JPH0783035B2/ja
Publication of JPH06232196A publication Critical patent/JPH06232196A/ja
Publication of JPH0783035B2 publication Critical patent/JPH0783035B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】リードフレームに複数チップを搭載する半導体
装置において、メインチップの回路機能の引き出しを容
易にし、かつリードフレームの製作費の削減を図る。 【構成】それぞれ回路機能を有するメインチップ1とサ
ブチップ3とを同一のアイランド4に搭載し、メインチ
ップ1の内部電極パッド2とサブチップ3上に設けた中
継パッド6とをワイヤボンディングすることにより、メ
インチップ1の回路機能の一部をサブチップ3側に橋渡
しし、さらにサブチップ3に設けた中継回路7および内
部電極パッド2を介して内部リード5へボンディングワ
イヤ8により引き出す。これにより、回路機能に差があ
る複数チップから構成される半導体装置において、回路
機能の引き出しのための内部リード5をメインチップ1
側に片寄らせることなくアイランド4を囲む周辺に均一
に配置させることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
1つのパッケージに複数の半導体チップを搭載した半導
体装置に関する。
【0002】
【従来の技術】従来、1つのパッケージに複数の半導体
チップを組み込むことに至った背景としては、1つの半
導体チップ上に、例えばMOS系およびBIP系の機能
を持たせようとした場合、製造工程が長くなることによ
るコストの増大やTAT(Turn Around T
ime)が大きくなる結果、MOS系とBIP系でチッ
プを別々にする必要があったこと、その際、BIP系チ
ップを固定しこれにMOS系チップを組み合わせること
により品種展開がしやすいことが挙げられる。
【0003】しかし、1パッケージ中の半導体チップを
メインチップとサブチップとに複数化することによっ
て、組立工程が複雑化したり、リードフレームの内部リ
ード数が増加して極度に微細化しプレス加工の限度を超
えてしまったり、また組立コストや資材コストを増加さ
せることは許されない。
【0004】そこで従来、半導体チップの内部電極パッ
ドとリードフレームの内部リードとの接続をワイヤボン
ディングにより行う半導体装置では、図2の要部平面図
に示すように、リードフレームのアイランド4に搭載固
定されたメインチップ1の内部電極パッド2と、メイン
チップ1側に片寄って密集配置された内部リード5との
間をボンディングワイヤ8で接続するとともに、サブチ
ップ3側に配置された内部リード5とサブチップ3の内
部電極パッド2との間をボンディングワイヤ8で接続し
ている。この際、メインチップ1の回路機能はその殆ど
がメインチップ1から直接内部リード5に接続され、ま
たサブチップ3の回路機能も同様に内部リード5に接続
される。
【0005】さらに、従来の半導体装置として、図3
(a)の要部平面図および同図(b)の断面図に示すよ
うに、アイランド4上に回路機能を有する半導体チップ
10を搭載し、同じアイランド4上の端部に複数個の中
継パッド6を有する中継チップ9を配置し、半導体チッ
プ10の内部電極パッド2と内部リード5とを接続する
ボンディングワイヤ8を、中継チップ9に設けた中継パ
ッド6を介して接続した構成(特開平2−216839
号)も採用されている。
【0006】
【発明が解決しようとする課題】前述した従来の半導体
装置のうち、前者の内部電極パッドと内部リードとをボ
ンディングワイヤにより直接接続した構造では、1つの
パッケージに対し複数チップを搭載した半導体装置の場
合、どうしても回路機能はメインチップに片寄って設け
られているため、その回路機能をボンディングワイヤの
接続により引き出すことを目的とする内部リードはメイ
ンチップ近辺に片寄って集中せざるを得ない。よって通
常、リードフレームの内部リードは金属板をプレス加工
やエッチング加工により成形しているが、内部リードの
集中化によりリードピッチおよびリード幅の狭小化が進
むと加工費用の安いプレス加工は不可能となり、加工費
がプレス加工の約3倍のエッチング加工でしか内部リー
ドを形成できなくなるという問題がある。
【0007】また、従来の半導体装置のうち、後者の中
継パッドを有する中継チップを配置した接続構造は、元
来複数チップを搭載できるように1チップのみの時より
も大きめにアイランドを設定しているが、そこに更に中
継チップをダイボンディングしなければならないためア
イランドが大きくなり過ぎてしまい、最近のパッケージ
の薄型傾向につれて樹脂クラックの発生が懸念される。
さらに、1パッケージ中のチップ数が増えることによ
り、チップコストおよびダイボンディング費用(1チッ
プ当り2〜3円)が増加するという問題がある。
【0008】本発明の目的は、従来の半導体装置の構造
および製造方法を維持しつつパッケージ中のチップ数お
よびチップサイズを小さく抑え、しかも内部リードの寸
法を変えることなく回路機能の外部引き出しを図り、回
路機能の引き出し口である半導体チップの内部電極パッ
ドをアイランド周縁付近に沿って余裕ある間隔で均一に
配置できる半導体装置を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
それぞれ異なる回路機能を有するメインチップとサブチ
ップとを備え、サブチップには中継パッドおよび中継回
路を設け、メインチップの回路機能の一部をサブチップ
の中継パッドおよび中継回路を介して内部リードにワイ
ヤボンディング接続している。その結果、アイランド周
辺の内部リードをサブチップ側にも分散して均等に配置
できる。
【0010】
【実施例】次に本発明を図面を参照して説明する。図1
は本発明の一実施例の要部を示す図で、同図(a)は平
面図、同図(b)はその断面図である。
【0011】図において、メインチップ1は回路機能を
有する半導体チップである。また、サブチップ3は回路
機能の他に中継回路7により内部電極パッド2との間を
接続する中継パッド6を有する半導体チップである。そ
して、リードフレームのアイランド4は、メインチップ
1とサブチップ3を所定の距離(0.9〜1.2mm)
離して搭載可能な面積を有している。そのためには、ア
イランド4のX方向の寸法は、メインチップ1またはサ
ブチップ3のX方向寸法の両側に0.4〜1.4mm
(チップ端からアイランド端までの余裕度)を加えた寸
法で従来と同じであるが、Y方向の寸法は、メインチッ
プ1のY方向寸法とサブチップ3のY方向寸法と前述の
両端の余裕度(0.4〜1.4mm)と、さらにチップ
間の距離(0.9〜1.2mm)を加えた寸法が必要に
なってくる。
【0012】一方、メインチップ1の回路機能を外部に
引き出すために、内部電極パッド2と内部リード5とは
従来と同様ボンディングワイヤ8で接続される。その
際、メインチップ1の回路機能の一部は内部電極パッド
2からボンディングワイヤ8によりサブチップ3側の中
継パッド6に橋渡しされる。このボンディングの際、金
ボールボンディングが行われるメインチップ1の内部電
極パッド2の面積は通常サイズ(100μm角)で問題
ないが、ステッチボンディングが行われるサブチップ3
の中継パッド6はボンディングワイヤ8の垂れによるエ
ッジタッチを防止するためにチップ端より50μm以上
離し、200μm×300μm程度の大きさに形成す
る。
【0013】そして、サブチップ3の中継パッド6に橋
渡しされたメインチップ1の回路機能の一部は、サブチ
ップ3上の中継回路7を介してもう一端の内部電極パッ
ド2を経由し、さらに、この内部電極パッド2と内部リ
ード5とをワイヤボンディングすることにより外部へ引
き出される。これにより、メインチップ1の回路機能を
内部リード5に引き出す上での窓口となる内部電極パッ
ド2は、サブチップ3上に中継回路7および中継パッド
6を設けたことによりアイランド4の周縁付近に均一に
分布させることが可能となり、メインチップ1側付近に
内部リード5が密集することはない。なお、本実施例は
2個のチップを搭載した場合について説明してきたが、
さらにチップ数が増えても、中継パッドおよび中継回路
を有するチップを介在させることによって内部リードを
アイランド周囲に均一に配置できることはもちろんであ
る。
【0014】本実施例によればリードフレームの形成が
エッチング加工によらずプレス加工のみで可能となり、
加工費をプレス法とエッチング法で比較した場合、プレ
ス法ではリードフレームの加工コストが9円/1枚(8
0ピンQFP)に対し、エッチング法では25円/1枚
となり、16円/1枚のコスト差が生じる。
【0015】
【発明の効果】以上説明したように本発明は、メインチ
ップの回路機能の一部を中継し連絡するための中継パッ
ドおよび中継回路を有するサブチップを設けることによ
り、メインチップとサブチップの回路機能に差がある場
合でも、内部電極パッドをアイランド外周部に沿って均
一に配置させることができ、ひいては内部リードの配置
が内部電極パッドと同様、余裕ある間隔でのレイアウト
が可能となる。つまり、リードフレーム設計工数の削減
とプレス法によるより安価なリードフレーム加工が実現
できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を示す図で、同図(a)は
要部平面図、同図(b)はその断面図である。
【図2】従来の半導体装置の要部平面図である。
【図3】従来の他の半導体装置を示す図で、同図(a)
は要部平面図、同図(b)はその断面図である。
【符号の説明】
1 メインチップ 2 内部電極パッド 3 サブチップ 4 アイランド 5 内部リード 6 中継パッド 7 中継回路 8 ボンディングワイヤ 9 中継チップ 10 半導体チップ

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 それぞれ異なる回路機能を有する複数の
    半導体チップをリードフレームの同一のアイランドに搭
    載した半導体装置において、前記複数の半導体チップは
    メインチップとサブチップとから構成され、メインチッ
    プの回路機能の一部はサブチップ上に設けられた内部配
    線を介してアイランドの周囲に配置されたリードフレー
    ムの内部リードに接続されていることを特徴とする半導
    体装置。
  2. 【請求項2】 前記サブチップは、メインチップとを結
    ぶボンディングワイヤが接続される中継パッドと、リー
    ドフレームの内部リードとを結ぶボンディングワイヤが
    接続される内部電極パッドとを有する請求項1記載の半
    導体装置。
  3. 【請求項3】 前記サブチップ上に設けられた内部配線
    は前記中継パッドと内部電極パッドとを結ぶ中継回路で
    ある請求項1記載の半導体装置。
  4. 【請求項4】 前記サブチップに設けられた中継パッド
    はメインチップと対向するサブチップの辺に沿って設け
    られている請求項1記載の半導体装置。
  5. 【請求項5】 前記複数チップを搭載したアイランドの
    まわりには内部リードがほぼ均等に分布し配置されてい
    る請求項1記載の半導体装置。
  6. 【請求項6】 前記アイランドに搭載された複数の半導
    体チップにはアイランド周辺に沿う各辺に内部電極パッ
    ドがほぼ均等に配置され、この内部電極パッドと内部リ
    ードとがボンディングワイヤで接続されている請求項1
    記載の半導体装置。
  7. 【請求項7】 前記中継パッドにはステッチボンディン
    グでワイヤが接続されている請求項1記載の半導体装
    置。
JP5014382A 1993-02-01 1993-02-01 半導体装置 Expired - Fee Related JPH0783035B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5014382A JPH0783035B2 (ja) 1993-02-01 1993-02-01 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5014382A JPH0783035B2 (ja) 1993-02-01 1993-02-01 半導体装置

Publications (2)

Publication Number Publication Date
JPH06232196A true JPH06232196A (ja) 1994-08-19
JPH0783035B2 JPH0783035B2 (ja) 1995-09-06

Family

ID=11859502

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5014382A Expired - Fee Related JPH0783035B2 (ja) 1993-02-01 1993-02-01 半導体装置

Country Status (1)

Country Link
JP (1) JPH0783035B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100491234B1 (ko) * 2001-12-03 2005-05-25 미쓰비시덴키 가부시키가이샤 반도체 집적 회로 장치
US7115977B2 (en) * 2000-09-28 2006-10-03 Oki Electric Industry Co., Ltd. Multi-chip package type semiconductor device
JP2010040715A (ja) * 2008-08-04 2010-02-18 Renesas Technology Corp 半導体装置
US8049321B2 (en) 2008-05-30 2011-11-01 Mediatek Inc. Semiconductor device assembly and method thereof
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
EP3002784A1 (en) * 2014-09-30 2016-04-06 Renesas Electronics Corporation Semiconductor device
WO2022190976A1 (ja) * 2021-03-12 2022-09-15 キヤノンマシナリー株式会社 ボンディング装置、及びボンディング方法
WO2022190979A1 (ja) * 2021-03-12 2022-09-15 キヤノンマシナリー株式会社 ボンディング装置、及びボンディング方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115977B2 (en) * 2000-09-28 2006-10-03 Oki Electric Industry Co., Ltd. Multi-chip package type semiconductor device
US8053278B2 (en) 2000-09-28 2011-11-08 Oki Semiconductor Co., Ltd. Multi-chip package type semiconductor device
US7148567B2 (en) 2001-12-03 2006-12-12 Renesas Technology Corp. Semiconductor integrated circuit device
KR100491234B1 (ko) * 2001-12-03 2005-05-25 미쓰비시덴키 가부시키가이샤 반도체 집적 회로 장치
US8049321B2 (en) 2008-05-30 2011-11-01 Mediatek Inc. Semiconductor device assembly and method thereof
US8361757B2 (en) 2008-05-30 2013-01-29 Mediatek Inc. Semiconductor device assembly and method thereof
JP2010040715A (ja) * 2008-08-04 2010-02-18 Renesas Technology Corp 半導体装置
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
EP3002784A1 (en) * 2014-09-30 2016-04-06 Renesas Electronics Corporation Semiconductor device
US9530721B2 (en) 2014-09-30 2016-12-27 Renesas Electronics Corporation Semiconductor device
JP2016072520A (ja) * 2014-09-30 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2022190976A1 (ja) * 2021-03-12 2022-09-15 キヤノンマシナリー株式会社 ボンディング装置、及びボンディング方法
WO2022190979A1 (ja) * 2021-03-12 2022-09-15 キヤノンマシナリー株式会社 ボンディング装置、及びボンディング方法
JP2022139910A (ja) * 2021-03-12 2022-09-26 キヤノンマシナリー株式会社 ボンディング装置、及びボンディング方法
JP2022139913A (ja) * 2021-03-12 2022-09-26 キヤノンマシナリー株式会社 ボンディング装置、及びボンディング方法

Also Published As

Publication number Publication date
JPH0783035B2 (ja) 1995-09-06

Similar Documents

Publication Publication Date Title
US5552966A (en) Semiconductor device having an interconnecting circuit board and method for manufacturing same
USRE41510E1 (en) Lead frame
JPH06151641A (ja) 半導体装置
US6313519B1 (en) Support for semiconductor bond wires
JPH06232196A (ja) 半導体装置
US5408127A (en) Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components
JPH02216839A (ja) 半導体装置
KR0137068B1 (ko) 리드 프레임
KR100216989B1 (ko) 2칩 1패키지용 리드 프레임
KR0152950B1 (ko) 반도체 패키지용 리드 프레임
JPH03167872A (ja) 半導体装置用リードフレーム
KR100273981B1 (ko) 반도체 장치용 패키지
JPH03167836A (ja) 半導体装置
JPH06112247A (ja) リードフレームおよびそれを用いた半導体装置の組立方法
JPH04277642A (ja) ワイヤーボンディング方法
JPH01206660A (ja) リードフレームおよびこれを用いた半導体装置
JPH0750384A (ja) マルチチップ半導体装置およびその製造方法
KR100525091B1 (ko) 반도체 패키지
JPH11150134A (ja) 半導体装置
KR0129004Y1 (ko) 리드 프레임
JPH0637234A (ja) 半導体装置
JPH02208959A (ja) 半導体装置
JP2000058738A (ja) リードフレーム及び半導体装置
JPH0595018A (ja) 半導体装置の製造方法
JPS59198744A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080906

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080906

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090906

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees