JPH06112247A - リードフレームおよびそれを用いた半導体装置の組立方法 - Google Patents
リードフレームおよびそれを用いた半導体装置の組立方法Info
- Publication number
- JPH06112247A JPH06112247A JP4254582A JP25458292A JPH06112247A JP H06112247 A JPH06112247 A JP H06112247A JP 4254582 A JP4254582 A JP 4254582A JP 25458292 A JP25458292 A JP 25458292A JP H06112247 A JPH06112247 A JP H06112247A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- lead frame
- semiconductor element
- island portion
- bonding method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
作成して、リードフレームの生産性を向上しかつコスト
を低減し、更にリードフレームの搬送時に生じるリード
のよれを防止する。 【構成】リードフレームは、絶縁フィルム4と多数のリ
ードLからなる配線パターンAとからなる。絶縁フィル
ム4は、矩形環状の窓部5によって、中央にアイランド
部4aが形成され、かつアイランド部4aの周囲に本体
4bが形成されている。また、各リードLはそれぞれイ
ンナーリード2とアウターリード3とから構成されてお
り、それぞれアイランド部4aと本体4bとの間に窓部
5を跨いで架設されている。その場合、各インナーリー
ド2の先端がアイランド部4aに接合されているととも
に、アウターリード3の一部が本体4bに接合されてい
る。
Description
ジングすることにより形成される半導体装置に使用さ
れ、半導体素子を実装するためのリードフレームおよび
このリードフレームを用いた半導体装置の組立方法に関
するものである。
フレームに実装するとともに、リードとチップの電極と
の間に必要なボンディングを行った後、樹脂等によりパ
ッケージングすることにより形成されている。その場
合、リードフレームの形状構造により、半導体素子の実
装方法は限定される。
7に示すようなQFP(Quad FlatPackage)タイプのリ
ードフレームであるとする。このリードフレームは平面
形状を有し、例えば半導体素子を搭載するためのダイパ
ッド1と、その周囲に配設された半導体素子との結線を
行うためのインナーリード2と、該インナーリード2に
連続し、外部回路との結線を行うためのアウターリード
3とを備えている。
実装する場合、インナーリード2と半導体素子の電極と
を電気的に接続する方法はワイヤーボンディング法に限
定される。すなわち、半導体素子をダイパッド1に搭載
した後、その半導体素子のアルミパッド(電極)とイン
ナーリード2とをワイヤーによりボンディングする方法
である。
に示すようなタイプのリードフレームであるとする。こ
のリードフレームは、ポリイミド樹脂等の絶縁材からな
る絶縁フィルム4と、この絶縁フィルム4に張り付けら
れた銅等の金属箔をエッチング等により加工形成して得
られたインナーリード2およびアウターリード3からな
る配線パターンとを備えている。また、絶縁フィルム4
には、中央位置およびアウターリード3の切断位置に、
それぞれ貫通孔からなる窓部5,6が形成されており、
窓部5にインナーリード2の先端が突出してフィンガ−
リ−ド2aが形成されている。
実装する場合、インナーリード2と半導体素子の電極と
を電気的に接続する方法は、TAB(Tape Automated B
onding)方式と呼ばれるギャングボンディング法が採ら
れている。すなわち、半導体素子をインナーリード2の
フィンガ−リ−ド2aに載置した後、ギャングボンディ
ングツールにより、半導体素子の電極とインナーリード
2とを一度にギャングボンディングする方法である。
ヤボンディング法のためのリードフレームであるか、ま
たはギャングボンディング法のためのリードフレームで
あるかのいずれかであり、このため従来のリードフレー
ムでは一方のボンディング法にしか対応することができ
なかった。このため、従来は、各ボンディング法に対応
して多種のリードフレームを作成しなければならなく、
生産性が悪く、コストが高いという問題がある。
場合、図9に示すように半導体装置の組立工程時におい
て、リードフレームの搬送時にリードのよれ2bが生
じ、このため半導体素子とインナーリードとのボンディ
ング精度が低下するという問題もある。
たものであって、その目的は、各ボンディング法に共通
してリードフレームを作成することができるようにする
ことにより、リードフレームの生産性を向上しかつコス
トを低減することができるとともに、リードフレームの
搬送時に生じるリードのよれを防止することのできるリ
ードフレームおよびそれを用いた半導体装置の組立方法
を提供することである。
めに、請求項1の発明のリードフレームは、絶縁フィル
ムと、この絶縁フィルムの表面に形成された金属箔から
なる複数のリードを有する配線パターンとからなるリー
ドフレームにおいて、前記リードは実装する半導体素子
の電極と電気的にボンディングされるインナーリード
と、このインナーリードに連続して形成され外部回路と
電気的に接続されるアウターリードとからなり、また前
記絶縁フィルムは中央に配設されたアイランド部と、こ
のアイランド部を囲むようにしかつ所定形状の貫通孔か
らなる窓部を介して配設された本体とからなり、前記リ
ードが前記窓部を跨いで前記アイランド部と前記本体と
の間に架設されており、更に複数のインナーリードのそ
れぞれの先端が前記アイランド部に接合されているとと
もに、前記複数のアウターリードのそれぞれの一部が前
記本体に接合されていることを特徴としている。その場
合、請求項2の発明のリードフレームは、前記絶縁フィ
ルムがポリイミド樹脂フィルムであるとともに、前記金
属箔が銅箔であることを特徴としている。
方法は、請求項1または2のリードフレームを用い、前
記半導体素子の電極とインナーリードとのボンディング
をワイヤボンディング法により行う場合には、前記半導
体素子を前記アイランド部にダイボインディングした
後、前記半導体素子の電極とインナーリードとをワイヤ
によりボンディングし、また前記半導体素子の電極とイ
ンナーリードとのボンディングをギャングボンディング
法により行う場合には、アイランド部4aを所定の位置
で切断した後、前記アイランド部に接合されているイン
ナーリード先端上に前記半導体素子を搭載しかつ前記半
導体素子の電極とインナーリード先端とが電気的に接続
されるようにギャングボンディングするか、または前記
インナーリードを前記アイランド部と接合していない所
定位置で切断した後、前記インナーリードの切断後の先
端上に前記半導体素子を搭載しかつ前記半導体素子の電
極とインナーリード先端とが電気的に接続されるように
ギャングボンディングし、前記ワイヤボンディング法ま
たはギャングボンディング法のうち、採用するボンディ
ング法に応じた態様で前記リードフレームを使用するこ
とにより、半導体装置を組み立てることを特徴としてい
る。
においては、リードフレームをそのままの状態で使用
し、アイランド部に半導体素子をダイボンディングする
だけで、ワイヤーボンディング法に対応することがで
き、またボンディングの前工程でアイランド部またはイ
ンナーリードを所定の位置で切断した後、インナーリー
ドの先端に半導体素子を載置しかつギャングボンディン
グすることにより、ギャングボンディング法に対応する
ことができる。
二つのボンディング法に対応することができるようにな
る。したがって、リードフレームをそれぞれのボンディ
ング法毎に形成する必要はなく、これによりリードフレ
ームの種類を削減できるので、リードフレームの生産性
が向上し、その結果製造コストが低減する。
いては、少なくともボンディング前の半導体素子を実装
する直前までの工程では、インナーリードの先端がアイ
ランド部に接合された状態に保持されるので、半導体装
置のプロセスにおけるリードフレームの搬送時等にイン
ナーリードの先端のよれが防止されるようになる。
る。図1は、本発明のリードフレームの一実施例を示す
平面図である。前述の従来のリードフレームと同じ構成
要素には同じ符号を付すことにより、その詳細な説明は
省略する。
ームは、ポリイミド樹脂からなる絶縁フィルム4の表面
に、銅箔等の金属箔からなる多数のリードLを有する配
線パターンAが形成されて構成されている。絶縁フィル
ム4は、貫通孔からなる矩形環状の窓部5が形成されて
おり、この環状の窓部5により中央にアイランド部4a
が形成されているとともに、このアイランド部4aの周
囲に本体4bが形成されている。
ぞれ従来と同様のインナーリード2とアウターリード3
とから構成されており、それぞれアイランド部4aと本
体4bとの間に窓部5を跨いで架設されている。その場
合、各インナーリード2の先端がアイランド部4aに接
合されているとともに、アウターリード3の一部が本体
4bに接合されている。
えば銅張りポリイミド樹脂基板に、ポリイミド樹脂及び
銅にそれぞれ所定のパターニングを行った後、エッチン
グにより形成する方法、あるいはポリイミド樹脂基板を
打ち抜きにより窓部5を形成した後、そのポリイミド樹
脂基板の表面に銅箔を張り、この銅箔に所定のパターニ
ングを行った後、エッチングにより配線パターンAを形
成する方法がある。
いて半導体素子を実装する場合について説明する。図2
は、ワイヤーボンディング法により半導体素子を実装し
た場合を示す平面図である。ワイヤーボンディング法に
より半導体素子を実装する場合には、まず図2に示すよ
うに半導体素子7をアイランド部4aにダイボンディン
グし、その後半導体素子7のパッド(電極)7aとイン
ナーリード2の先端とをワイヤー8でボンディングす
る。こうして、ワイヤーボンディング法を用いて、半導
体素子7がリードフレームに実装される。
導体素子を実装した場合を示す平面図である。ギャング
ボンディング法により半導体素子を実装する場合には、
まず図3に示すようにアイランド部4aの中央で、イン
ナーリード2の先端にかからない箇所を切断して矩形状
の開口9を形成する。したがって、このようにアイラン
ド部4aを切断した状態では、インナーリードの先端は
アイランド部4aに接合した状態が保持されている。
子7をアイランド部4aのインナーリード先端上に載置
してギャングボンディングする。こうして、ギャングボ
ンディング法を用いて、半導体素子7がリードフレーム
に実装される。
体素子を実装した場合の他の例を示す平面図である。こ
の半導体素子の実装例では、図5に示すようにインナー
リード2のアイランド部4aに接合されていない部分、
すなわち窓部5に位置する部分を切断している。したが
って、このようにインナーリード2を切断した状態で
は、アイランド部4aが消滅し、インナーリード2の切
断後の先端は自由端となっている。
子7をインナーリード2の切断後の先端上に載置してギ
ャングボンディングする。こうして、ギャングボンディ
ング法を用いて、半導体素子7がリードフレームに実装
される。
おいては、リードフレームをそのままの状態で使用し、
アイランド部4aに半導体素子7をダイボンディングす
るだけで、ワイヤーボンディング法に対応することがで
き、またボンディングの前工程でアイランド部4aまた
はインナーリード2を所定の位置で切断した後、インナ
ーリード2の先端に半導体素子7を載置しかつギャング
ボンディングすることにより、ギャングボンディング法
に対応することができる。
ャングボンディング法のうち、採用するボンディング法
に応じた態様でリードフレームを使用することになり、
一つのリードフレームにより、二つのボンディング法に
共通して対応することができるようになる。したがっ
て、リードフレームをそれぞれのボンディング法毎に形
成する必要はなく、これによりリードフレームの種類を
削減できるので、リードフレームの生産性が向上し、そ
の結果製造コストが低減する。
素子を実装する直前までの工程では、インナーリード2
の先端がアイランド部4aに接合された状態に保持され
るので、半導体装置のプロセスにおけるリードフレーム
の搬送時等にインナーリード2の先端のよれが防止され
るようになる。
フレームに矩形環状の開口9を一つ形成してアイランド
4aと本体4bとを分離するものとしているが、本発明
は、例えば矩形状のアイランド4aの角と本体4bとを
連結するようにすることもできる。その場合には、開口
9は複数に分割して形成される。
のリードフレームによれば、一つのリードフレームによ
り、二つのボンディング法に対応することができるよう
になる。したがって、リードフレームをそれぞれのボン
ディング法毎に形成する必要はなく、これによりリード
フレームの種類を削減できるので、リードフレームの生
産性が向上し、その結果製造コストが低減する。
ば、少なくともボンディング前の半導体素子を実装する
直前までの工程では、インナーリードの先端がアイラン
ド部に接合された状態に保持されるので、半導体装置の
プロセスにおけるリードフレームの搬送時等にインナー
リードの先端のよれを防止できるようになる。
(a)はその平面図、(b)は(a)におけるIB-IB線
に沿う断面図である。
ボンディング法による半導体装置の組立方法を説明し、
(a)はその平面図、(b)は(a)におけるIIB-IIB
線に沿う断面図である。
グボンディング法による半導体装置の組立方法を説明
し、(a)は半導体素子を搭載する前の平面図、(b)
は(a)におけるIIIB-IIIB線に沿う断面図である。
載した状態を示し、(a)はその平面図、(b)は
(a)におけるIVB-IVB線に沿う断面図である。
ャングボンディング法による半導体装置の組立方法を説
明し、(a)は半導体素子を搭載する前の平面図、
(b)は(a)におけるVB-VB線に沿う断面図である。
載した状態を示し、(a)はその平面図、(b)は
(a)におけるVIB-VIB線に沿う断面図である。
子の実装に用いられるリードフレームを示す平面図であ
る。
素子の実装に用いられるリードフレームを示す平面図で
ある。
す平面図である。
ード、4…絶縁フィルム、4a…アイランド部、4b…
本体、5,6…窓部、6…半導体素子、8…ワイヤー、
9…開口
Claims (3)
- 【請求項1】 絶縁フィルムと、この絶縁フィルムの表
面に形成された金属箔からなる複数のリードを有する配
線パターンとからなるリードフレームにおいて、 前記リードは実装する半導体素子の電極と電気的にボン
ディングされるインナーリードと、このインナーリード
に連続して形成され外部回路と電気的に接続されるアウ
ターリードとからなり、 また前記絶縁フィルムは中央に配設されたアイランド部
と、このアイランド部を囲むようにしかつ所定形状の貫
通孔からなる窓部を介して配設された本体とからなり、
前記リードが前記窓部を跨いで前記アイランド部と前記
本体との間に架設されており、 更に複数のインナーリードのそれぞれの先端が前記アイ
ランド部に接合されているとともに、前記複数のアウタ
ーリードのそれぞれの一部が前記本体に接合されている
ことを特徴とするリードフレーム。 - 【請求項2】 前記絶縁フィルムはポリイミド樹脂フィ
ルムであるとともに、前記金属箔は銅箔であることを特
徴とする請求項1記載のリードフレーム。 - 【請求項3】 請求項1または2記載のリードフレーム
を用いて半導体装置を組み立てる方法であって、 前記半導体素子の電極とインナーリードとのボンディン
グをワイヤボンディング法により行う場合には、前記半
導体素子を前記アイランド部にダイボインディングした
後、前記半導体素子の電極とインナーリードとをワイヤ
によりボンディングし、 また前記半導体素子の電極とインナーリードとのボンデ
ィングをギャングボンディング法により行う場合には、
アイランド部4aを所定の位置で切断した後、前記アイ
ランド部に接合されているインナーリード先端上に前記
半導体素子を搭載しかつ前記半導体素子の電極とインナ
ーリード先端とが電気的に接続されるようにギャングボ
ンディングするか、または前記インナーリードを前記ア
イランド部と接合していない所定位置で切断した後、前
記インナーリードの切断後の先端上に前記半導体素子を
搭載しかつ前記半導体素子の電極とインナーリード先端
とが電気的に接続されるようにギャングボンディング
し、 前記ワイヤボンディング法またはギャングボンディング
法のうち、採用するボンディング法に応じた態様で前記
リードフレームを使用することにより、半導体装置を組
み立てることを特徴とする請求項1または2記載のリー
ドフレームを用いた半導体装置の組立方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25458292A JP3192238B2 (ja) | 1992-09-24 | 1992-09-24 | 半導体装置の組立方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25458292A JP3192238B2 (ja) | 1992-09-24 | 1992-09-24 | 半導体装置の組立方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06112247A true JPH06112247A (ja) | 1994-04-22 |
JP3192238B2 JP3192238B2 (ja) | 2001-07-23 |
Family
ID=17267043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25458292A Expired - Lifetime JP3192238B2 (ja) | 1992-09-24 | 1992-09-24 | 半導体装置の組立方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3192238B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4863753A (en) * | 1988-06-30 | 1989-09-05 | The Procter & Gamble Company | Reduced calorie peanut butter |
-
1992
- 1992-09-24 JP JP25458292A patent/JP3192238B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4863753A (en) * | 1988-06-30 | 1989-09-05 | The Procter & Gamble Company | Reduced calorie peanut butter |
Also Published As
Publication number | Publication date |
---|---|
JP3192238B2 (ja) | 2001-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4994411A (en) | Process of producing semiconductor device | |
US5468993A (en) | Semiconductor device with polygonal shaped die pad | |
JPH08255862A (ja) | リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型 | |
JP2852178B2 (ja) | フィルムキャリアテープ | |
JPH03177060A (ja) | 半導体装置用リードフレーム | |
JPH04233244A (ja) | 集積回路アセンブリ | |
JP2569400B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JPH0783035B2 (ja) | 半導体装置 | |
JPH04120765A (ja) | 半導体装置とその製造方法 | |
JP3192238B2 (ja) | 半導体装置の組立方法 | |
JPH02247089A (ja) | リードフレーム | |
JP2564596B2 (ja) | 半導体装置の製造方法 | |
JPH1140563A (ja) | 半導体装置およびその電気特性変更方法 | |
JP2678696B2 (ja) | 半導体装置の製造方法 | |
JPS5930538Y2 (ja) | 半導体装置 | |
JPH0621304A (ja) | リードフレーム及び半導体装置の製造方法 | |
JPH07201928A (ja) | フィルムキャリア及び半導体装置 | |
JPH03230556A (ja) | 半導体装置用リードフレーム | |
JPH03261153A (ja) | 半導体装置用パッケージ | |
JPH01206660A (ja) | リードフレームおよびこれを用いた半導体装置 | |
KR100216989B1 (ko) | 2칩 1패키지용 리드 프레임 | |
JPH0637234A (ja) | 半導体装置 | |
JPH0750384A (ja) | マルチチップ半導体装置およびその製造方法 | |
JP2000077595A (ja) | リードフレーム及び半導体集積回路装置 | |
JPH02303056A (ja) | 半導体集積回路の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080525 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |