JPH03167836A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03167836A JPH03167836A JP30820689A JP30820689A JPH03167836A JP H03167836 A JPH03167836 A JP H03167836A JP 30820689 A JP30820689 A JP 30820689A JP 30820689 A JP30820689 A JP 30820689A JP H03167836 A JPH03167836 A JP H03167836A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- inner lead
- semiconductor device
- wire
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000011810 insulating material Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体チップをフィルム等の絶縁材上に配置
し、その後、リードフレームのインナーリードビンにワ
イヤーボンディングする半導体装置に関する。
し、その後、リードフレームのインナーリードビンにワ
イヤーボンディングする半導体装置に関する。
［従来の技術］
従来の手法では、第５図に示すように小さな半導体チッ
プ５を実装するとインナーリードビンの製造精度にも限
界があるためにワイヤーボンディングが長くなりすぎ、
ワイヤーポンディングの精度が落ち、ワイヤーポンディ
ング同士が接触してしまって歩留りを落としてしまうだ
けでなく、信頼性をも下げてしまう。そこで第４図に示
すように半導体チップ自体のコストが上がり、歩留りが
下がることを覚悟でワイヤーボンディングが可能なサイ
ズまで大きくして半導体チップの入出力パッド部とイン
ナーリードビンとを直接ワイヤーボンディングにより、
配線接続していた。
プ５を実装するとインナーリードビンの製造精度にも限
界があるためにワイヤーボンディングが長くなりすぎ、
ワイヤーポンディングの精度が落ち、ワイヤーポンディ
ング同士が接触してしまって歩留りを落としてしまうだ
けでなく、信頼性をも下げてしまう。そこで第４図に示
すように半導体チップ自体のコストが上がり、歩留りが
下がることを覚悟でワイヤーボンディングが可能なサイ
ズまで大きくして半導体チップの入出力パッド部とイン
ナーリードビンとを直接ワイヤーボンディングにより、
配線接続していた。
［発明が解決Ｌよｌう」＆する課題コ
半導体装置が、多様化するにつれ多ビン小規模ゲートタ
イプのチップの要求が高まってきた。多ピン小規模ゲー
トタイプのチップをモールド品として実装する場合に、
半導体チップの大きさを最適化、つまり集積度を上げて
半導体チップの面積を小さくすると、リードフレームの
インナーリードの加工精度にも限界があるために、半導
体チップのパッドからインナーリードピンまでの距離を
ボンディングワイヤー長などの実装制約以下に近ずける
ことが不可能な場合が度々生じる。そのためこの半導体
チップをモールド品に実装するために、半導体チップの
大きさを必要以上に大きくしてチップパッドとインナー
リードピンを実装可能な距離まで近すけなげればならな
かった。半導体チップが大きくなることは、半導体チッ
プのコスト上昇と半導体チクプ面積の増大による歩留り
の低下につながり半導体装置全体のコストが上がってし
まうという問題点を有していた。
イプのチップの要求が高まってきた。多ピン小規模ゲー
トタイプのチップをモールド品として実装する場合に、
半導体チップの大きさを最適化、つまり集積度を上げて
半導体チップの面積を小さくすると、リードフレームの
インナーリードの加工精度にも限界があるために、半導
体チップのパッドからインナーリードピンまでの距離を
ボンディングワイヤー長などの実装制約以下に近ずける
ことが不可能な場合が度々生じる。そのためこの半導体
チップをモールド品に実装するために、半導体チップの
大きさを必要以上に大きくしてチップパッドとインナー
リードピンを実装可能な距離まで近すけなげればならな
かった。半導体チップが大きくなることは、半導体チッ
プのコスト上昇と半導体チクプ面積の増大による歩留り
の低下につながり半導体装置全体のコストが上がってし
まうという問題点を有していた。
本発明は、半導体チップの大きさを最適化し、なおかつ
多ピンのパッケージに実装する手法を提供することを目
的とする。
多ピンのパッケージに実装する手法を提供することを目
的とする。
［課題を解決するための手段］
上記問題点を解決するために、本発明の半導体装置は半
導体チップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｃ）ｎｄｉｎｇ）と同様の手法により、テープ等
に半導体チップを接続し、それをリードフレームのダイ
パツド部に配置し、ワイヤーボンディングが必要な配線
をテープなどの上にパターニングされている配線とリー
ドフレームのインナーリードピンとをワイヤーポンデイ
ングする事を特徴とする。
導体チップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｃ）ｎｄｉｎｇ）と同様の手法により、テープ等
に半導体チップを接続し、それをリードフレームのダイ
パツド部に配置し、ワイヤーボンディングが必要な配線
をテープなどの上にパターニングされている配線とリー
ドフレームのインナーリードピンとをワイヤーポンデイ
ングする事を特徴とする。
［実施例］
以下に本発明の実施例を、図面Ｋ基づいて説明する。例
として半導体チップを最適化設計して多ピンのパッケー
ジに実装する場合を想定する。
として半導体チップを最適化設計して多ピンのパッケー
ジに実装する場合を想定する。
第１図は本発明のボンディング手法を有する半導体装置
の平面図、第２図は本発明のボンディング手法を有する
半導体装置の断面図である。１はリードフレームのイン
ナーリードピン、２はダイバッド、３はフィルム上の配
線材、４はボンディングワイヤー ５は半導体チップ、
６はパッドである。
の平面図、第２図は本発明のボンディング手法を有する
半導体装置の断面図である。１はリードフレームのイン
ナーリードピン、２はダイバッド、３はフィルム上の配
線材、４はボンディングワイヤー ５は半導体チップ、
６はパッドである。
第１図に於で半導体チップ５とインナーリードビン１は
第４図に示した組み合せとする。この半導体チップ５を
、このリードフレームを用いて実装従来のワイヤーボン
ディング手法を用いた場合には、第４図に示すようにワ
イヤーボンディングの長さが長くなり、ワイヤーボンデ
ィングの精度が低くなるため歩留りも悪くなり、また信
頼性の上からも実装が不可となる。しかし、フィルム上
に半導体チップ５を配置して、フィルム上の配線材６と
インナーリードビン１をボンディングワイヤー４で結線
することにより、これまでのワイヤーポンディングの手
法では不可能であった歩留りや信頼性的に問題の無い半
導体装置を構成することが出来る。
第４図に示した組み合せとする。この半導体チップ５を
、このリードフレームを用いて実装従来のワイヤーボン
ディング手法を用いた場合には、第４図に示すようにワ
イヤーボンディングの長さが長くなり、ワイヤーボンデ
ィングの精度が低くなるため歩留りも悪くなり、また信
頼性の上からも実装が不可となる。しかし、フィルム上
に半導体チップ５を配置して、フィルム上の配線材６と
インナーリードビン１をボンディングワイヤー４で結線
することにより、これまでのワイヤーポンディングの手
法では不可能であった歩留りや信頼性的に問題の無い半
導体装置を構成することが出来る。
［発明の効果コ
本発明の半導体装置は、以上説明したように半導体チッ
プを配線材がパターニングされているフィルム等の絶縁
材上に配置した後、リードフレームのインナーリードピ
ンとワイヤーボンディングする手法をとることにより半
導体チップの面積を小さくすることができ、コストダウ
ンに効果がある。
プを配線材がパターニングされているフィルム等の絶縁
材上に配置した後、リードフレームのインナーリードピ
ンとワイヤーボンディングする手法をとることにより半
導体チップの面積を小さくすることができ、コストダウ
ンに効果がある。
第１図は本発明のワイヤーボンディング手法を有する半
導体装置の平面図。 第２図は本発明のワイヤーボンディング手法を有する半
導体装置の断面図。 第５図は従来のワイヤーボンディング手法を用いた半導
体装置の平面図。 第４図は従来のワイヤーボンディング手法による不適格
な半導体装置の平面図。 １・−・・・・・・・インナーリードピン２・・・・・
・・・・ダイバッド ５・・・・・・・・・フィルム上の配騙材４゛゛゜゜゛
ボンディングワイヤー ５・・・・・・・・・半導体チップ ６・・・・・・・−・パッド ７・・・・・・・・・最適化されていない半導体集檀回
路８・・・・・・・・・フィルム等の絶縁材８ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
導体装置の平面図。 第２図は本発明のワイヤーボンディング手法を有する半
導体装置の断面図。 第５図は従来のワイヤーボンディング手法を用いた半導
体装置の平面図。 第４図は従来のワイヤーボンディング手法による不適格
な半導体装置の平面図。 １・−・・・・・・・インナーリードピン２・・・・・
・・・・ダイバッド ５・・・・・・・・・フィルム上の配騙材４゛゛゜゜゛
ボンディングワイヤー ５・・・・・・・・・半導体チップ ６・・・・・・・−・パッド ７・・・・・・・・・最適化されていない半導体集檀回
路８・・・・・・・・・フィルム等の絶縁材８ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 半導体集積回路（以下半導体チップと記す）を配線材
がパターニングされたフィルム等の絶縁材の上に配置し
、絶縁材上の配線材とリードフレームのインナーリード
ピンとをボンディングすることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30820689A JPH03167836A (ja) | 1989-11-28 | 1989-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30820689A JPH03167836A (ja) | 1989-11-28 | 1989-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03167836A true JPH03167836A (ja) | 1991-07-19 |
Family
ID=17978194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30820689A Pending JPH03167836A (ja) | 1989-11-28 | 1989-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03167836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365409A (en) * | 1993-02-20 | 1994-11-15 | Vlsi Technology, Inc. | Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe |
| US5728247A (en) * | 1992-10-07 | 1998-03-17 | Telefonaktiebolaget Lm Ericsson | Method for mounting a circuit |
-
1989
- 1989-11-28 JP JP30820689A patent/JPH03167836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728247A (en) * | 1992-10-07 | 1998-03-17 | Telefonaktiebolaget Lm Ericsson | Method for mounting a circuit |
| US5365409A (en) * | 1993-02-20 | 1994-11-15 | Vlsi Technology, Inc. | Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe |
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