JPH09129663A - 半導体素子及びその製作方法 - Google Patents
半導体素子及びその製作方法Info
- Publication number
- JPH09129663A JPH09129663A JP8230907A JP23090796A JPH09129663A JP H09129663 A JPH09129663 A JP H09129663A JP 8230907 A JP8230907 A JP 8230907A JP 23090796 A JP23090796 A JP 23090796A JP H09129663 A JPH09129663 A JP H09129663A
- Authority
- JP
- Japan
- Prior art keywords
- wires
- adhesive
- wire
- chip
- cured
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the wire connector during or after the bonding process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 半導体素子のチップ上のダイパッドへのワイ
ヤボンディングのための処理及び成形中にそれぞれのワ
イヤを相互に分離された状態に維持できる半導体素子及
びその製作方法を提供する。 【解決手段】 半導体素子1は、複数のボンドパッド3
を載せたチップ及び複数の相隣接するワイヤ5を備え
る。各ワイヤは、その一端が複数のボンドパッドの1つ
に結合され、かつそこから延びる。各ワイヤの他端は複
数のリードフィンガ7の1つに結合される。硬化可能で
流動可能な接着剤の塊11が相隣接するワイヤ上に配置
され、接着剤は次に硬化する。流動状態における接着剤
の粘性は、それが硬化するまでワイヤの上に静止できる
のに十分である。接着剤は好ましくはエポキシである。
上記接着剤のいくらかは、チップの表面上でワイヤの真
下に配置されることを可能にし、次に硬化するようにし
てもよい。
ヤボンディングのための処理及び成形中にそれぞれのワ
イヤを相互に分離された状態に維持できる半導体素子及
びその製作方法を提供する。 【解決手段】 半導体素子1は、複数のボンドパッド3
を載せたチップ及び複数の相隣接するワイヤ5を備え
る。各ワイヤは、その一端が複数のボンドパッドの1つ
に結合され、かつそこから延びる。各ワイヤの他端は複
数のリードフィンガ7の1つに結合される。硬化可能で
流動可能な接着剤の塊11が相隣接するワイヤ上に配置
され、接着剤は次に硬化する。流動状態における接着剤
の粘性は、それが硬化するまでワイヤの上に静止できる
のに十分である。接着剤は好ましくはエポキシである。
上記接着剤のいくらかは、チップの表面上でワイヤの真
下に配置されることを可能にし、次に硬化するようにし
てもよい。
Description
【0001】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製作方法に関し、特に微細ピッチワイヤボンディング
中のボンドワイヤの保護ができる半導体素子、及び特
に、半導体素子のパッドへのワイヤボンディングの方法
に関する。
の製作方法に関し、特に微細ピッチワイヤボンディング
中のボンドワイヤの保護ができる半導体素子、及び特
に、半導体素子のパッドへのワイヤボンディングの方法
に関する。
【0002】
【従来の技術】半導体チップとその外界との接続は、一
般にチップの表面上に配置されたボンドパッドを介して
行われる。半導体素材の与えられた体積内に配置するこ
とのできる電気的構成要素の数が絶えず増加しているた
めに、チップ内に収容される回路はますます複雑になっ
ている。このことは、チップに収容されるパッケージ内
のピンの数の増加を必要とし、またチップ上のボンドパ
ッドの数の増加をもたらした。このピン及びボンドパッ
ドの数の増加に順応するために、ボンドパッドのピッチ
を減少させなければならず、より長いボンドワイヤを必
要とする。ワイヤの長さが増大するにつれて、これらの
ワイヤは弛み易くなり、これにより、例えば、電気的に
絶縁されていなければならない他の導電性要素に対して
垂れ下がることにより短絡のような障害を容易に引き起
こすことになる。
般にチップの表面上に配置されたボンドパッドを介して
行われる。半導体素材の与えられた体積内に配置するこ
とのできる電気的構成要素の数が絶えず増加しているた
めに、チップ内に収容される回路はますます複雑になっ
ている。このことは、チップに収容されるパッケージ内
のピンの数の増加を必要とし、またチップ上のボンドパ
ッドの数の増加をもたらした。このピン及びボンドパッ
ドの数の増加に順応するために、ボンドパッドのピッチ
を減少させなければならず、より長いボンドワイヤを必
要とする。ワイヤの長さが増大するにつれて、これらの
ワイヤは弛み易くなり、これにより、例えば、電気的に
絶縁されていなければならない他の導電性要素に対して
垂れ下がることにより短絡のような障害を容易に引き起
こすことになる。
【0003】今日までのところ、長いワイヤの適応性に
おける改善は、(1)改善されたループ形状の形成、
(2)改善されたワイヤ、(3)低い粘性のモールドコ
ンパウンド、及び(4)より良好な成形(モールド)工
程により提供される。別の従来技術における解決方法で
は、その間にワイヤが接続されることになっているダイ
パッドとリードフィンガとの間に置かれるループ形成リ
ングを用いている。このワイヤは、そこでループ形成リ
ングの上に延び、好ましくはワイヤの最も高い点で支持
され、これによりワイヤの弛みにより生じる問題を最小
限にする。
おける改善は、(1)改善されたループ形状の形成、
(2)改善されたワイヤ、(3)低い粘性のモールドコ
ンパウンド、及び(4)より良好な成形(モールド)工
程により提供される。別の従来技術における解決方法で
は、その間にワイヤが接続されることになっているダイ
パッドとリードフィンガとの間に置かれるループ形成リ
ングを用いている。このワイヤは、そこでループ形成リ
ングの上に延び、好ましくはワイヤの最も高い点で支持
され、これによりワイヤの弛みにより生じる問題を最小
限にする。
【0004】さらに寸法が減少すると、処理及び成形
(モールド)中は分離されなければならないワイヤは相
互に接近し続ける。これは、特に成型中に重大な問題が
生じるが、その理由は、モールドコンパウンドがワイヤ
をモールドコンパウンドの流れの方向へ移動させ、相隣
接するワイヤを相互にぶつかるように移動させるからで
ある。
(モールド)中は分離されなければならないワイヤは相
互に接近し続ける。これは、特に成型中に重大な問題が
生じるが、その理由は、モールドコンパウンドがワイヤ
をモールドコンパウンドの流れの方向へ移動させ、相隣
接するワイヤを相互にぶつかるように移動させるからで
ある。
【0005】
【発明が解決しようとする課題】半導体素子のパッドへ
のワイヤボンディングのための処理及び成形中にそれぞ
れのワイヤを分離された状態に維持することである。
のワイヤボンディングのための処理及び成形中にそれぞ
れのワイヤを分離された状態に維持することである。
【0006】
【課題を解決するための手段】上述の課題は、好ましく
はエポキシのような接着剤、及び好ましくは、流動状態
で付着させることができ、そして次に硬化する接着剤を
既に結合され、それぞれが分離しているワイヤの回り
で、好ましくは従来技術のループ形成リングの位置であ
る各ワイヤの最も高い点に付着させることにより達成さ
れる。接着剤は、隣接するワイヤからの分離が問題とな
っている各ワイヤの頂部上に静止し、接着剤が相隣接す
るワイヤの少なくとも1対に接続されているときは、接
着剤は1本のワイヤからそれに隣接するワイヤへと単一
の塊として相互接続される。接着剤のいくらかはワイヤ
の下側又は真下へ滴下する。これが各ワイヤを接着剤に
結合させ、処理及び成形中にそれぞれのワイヤの相互間
の分離を維持する。
はエポキシのような接着剤、及び好ましくは、流動状態
で付着させることができ、そして次に硬化する接着剤を
既に結合され、それぞれが分離しているワイヤの回り
で、好ましくは従来技術のループ形成リングの位置であ
る各ワイヤの最も高い点に付着させることにより達成さ
れる。接着剤は、隣接するワイヤからの分離が問題とな
っている各ワイヤの頂部上に静止し、接着剤が相隣接す
るワイヤの少なくとも1対に接続されているときは、接
着剤は1本のワイヤからそれに隣接するワイヤへと単一
の塊として相互接続される。接着剤のいくらかはワイヤ
の下側又は真下へ滴下する。これが各ワイヤを接着剤に
結合させ、処理及び成形中にそれぞれのワイヤの相互間
の分離を維持する。
【0007】この接着剤は、好ましくは、流動状態で付
着させることができ、そして次に硬化する接着剤であ
り、好ましくはエポキシである。接着剤の粘性は、接着
剤の本質的な部分がワイヤから滴下する前に、硬化する
ために十分な長い期間ワイヤ表面上に静止するようなも
のでなければならない。接着剤の粘性は、また硬化を通
じて相隣接するワイヤ上の接着剤との接触を維持し、そ
の後もこのような接触を維持するようなものでなければ
ならない。もし接着剤のいくらかがワイヤの真下に滴下
し、ワイヤの下のチップ表面上に保持されると、上述の
ような接着剤によるワイヤ分離に加えて、従来技術のル
ープ形成リングの持ち上げ動作を行うことが分かる。
着させることができ、そして次に硬化する接着剤であ
り、好ましくはエポキシである。接着剤の粘性は、接着
剤の本質的な部分がワイヤから滴下する前に、硬化する
ために十分な長い期間ワイヤ表面上に静止するようなも
のでなければならない。接着剤の粘性は、また硬化を通
じて相隣接するワイヤ上の接着剤との接触を維持し、そ
の後もこのような接触を維持するようなものでなければ
ならない。もし接着剤のいくらかがワイヤの真下に滴下
し、ワイヤの下のチップ表面上に保持されると、上述の
ような接着剤によるワイヤ分離に加えて、従来技術のル
ープ形成リングの持ち上げ動作を行うことが分かる。
【0008】作業において、それぞれのワイヤはチップ
上のダイパッドとリードフィンガの間に標準的方法で結
合され、ワイヤはダイパッドから上方に延び、次にルー
プ状に下方に下ってダイフィンガに至る。流動可能な接
着剤を、次に好ましくはループの頂部でワイヤを覆って
付着させ、これによりどのワイヤ上に置かれた接着剤も
隣接する1本のワイヤ又は複数のワイヤ上の接着剤と接
触し、そして接着剤は硬化する。従って、接着剤が硬化
すると、それぞれのワイヤは相互に分離され、そして接
着剤の1本のワイヤから次のワイヤへと相互接続する性
質によってワイヤは相互に分離された関係を維持する。
チップを次に処理することができ、ワイヤが相互に分離
された位置を維持する状態でチップの上にモールディン
グコンパウンドを置くことができる。もし、接着剤のい
くらかがワイヤの真下のチップの表面上に滴下すると、
このような接着剤は、従来技術のループ形成リングの機
能を追加的に行う。ループ形成リングの機能は、従来技
術において要求されるようなループ形成リングを位置決
めし、そして接着させるという追加のステップなしに付
与できることが分かる。また、従来技術のループ形成リ
ングの位置決めの精度は必要がない。
上のダイパッドとリードフィンガの間に標準的方法で結
合され、ワイヤはダイパッドから上方に延び、次にルー
プ状に下方に下ってダイフィンガに至る。流動可能な接
着剤を、次に好ましくはループの頂部でワイヤを覆って
付着させ、これによりどのワイヤ上に置かれた接着剤も
隣接する1本のワイヤ又は複数のワイヤ上の接着剤と接
触し、そして接着剤は硬化する。従って、接着剤が硬化
すると、それぞれのワイヤは相互に分離され、そして接
着剤の1本のワイヤから次のワイヤへと相互接続する性
質によってワイヤは相互に分離された関係を維持する。
チップを次に処理することができ、ワイヤが相互に分離
された位置を維持する状態でチップの上にモールディン
グコンパウンドを置くことができる。もし、接着剤のい
くらかがワイヤの真下のチップの表面上に滴下すると、
このような接着剤は、従来技術のループ形成リングの機
能を追加的に行う。ループ形成リングの機能は、従来技
術において要求されるようなループ形成リングを位置決
めし、そして接着させるという追加のステップなしに付
与できることが分かる。また、従来技術のループ形成リ
ングの位置決めの精度は必要がない。
【0009】
【発明の実施の形態】まず図1を参照するに、ここでは
複数のボンドパッドであるダイパッド3をもつ標準的な
従来のチップ1が1個だけ示される。ワイヤ5がダイパ
ッド3からループ状に上方に延び、次に下方に延びてリ
ードフレーム(図示なし)の一部であるリードフィンガ
7に至る。リードフレームはピンをもち、このピンは最
終的なパッケージから延びている。
複数のボンドパッドであるダイパッド3をもつ標準的な
従来のチップ1が1個だけ示される。ワイヤ5がダイパ
ッド3からループ状に上方に延び、次に下方に延びてリ
ードフレーム(図示なし)の一部であるリードフィンガ
7に至る。リードフレームはピンをもち、このピンは最
終的なパッケージから延びている。
【0010】図2は、従来技術のループ形成リング9が
ワイヤ5の最も高い点の近傍に配置された図1の構造を
示す。ループ形成リング9は、ワイヤ5がダイパッド3
以外のチップ1上回路と接触する可能性を最小にしてい
る。ループ形成リング9は、またワイヤ5が図2に示す
紙面に垂直な平面内で移動することを防止し、これによ
り処理及び/又は封入中に相隣接するワイヤが相互に接
触するのを防止している。
ワイヤ5の最も高い点の近傍に配置された図1の構造を
示す。ループ形成リング9は、ワイヤ5がダイパッド3
以外のチップ1上回路と接触する可能性を最小にしてい
る。ループ形成リング9は、またワイヤ5が図2に示す
紙面に垂直な平面内で移動することを防止し、これによ
り処理及び/又は封入中に相隣接するワイヤが相互に接
触するのを防止している。
【0011】図3から図5には、本発明によるワイヤ保
護方式が示される。ダイパッド3をもつチップ1が図4
に最もよく示されている。複数のダイパッド3がある
が、1個のダイパッドは一般的に1本のワイヤ5と関連
している。従来技術におけるように1本のワイヤ5が各
ダイパッド3に結合され、そしてリードフィンガ7に結
合して示される。それぞれのワイヤ5は相互に分離さ
れ、チップ1の表面より上に配置される。適当な粘性の
流動可能な、硬化可能なエポキシのリング11が、次に
連続的なリングとしてワイヤ5を覆って配置され、ワイ
ヤ上の原位置で硬化する。エポキシ接着剤のリング11
は、好ましい実施例では連続的リングとして示されてい
るが、接着剤は、封入工程に至る迄、及びこの工程を含
んで、分離のための援助を必要とするワイヤ5の間に延
びておりさえすればよく、このためもし適当ならば不連
続であってもよいことを理解すべきである。チップは次
に、ワイヤ5の正しくない接触に起因する障害の可能性
が最小の状態で処理及び/又はパッケージされる。
護方式が示される。ダイパッド3をもつチップ1が図4
に最もよく示されている。複数のダイパッド3がある
が、1個のダイパッドは一般的に1本のワイヤ5と関連
している。従来技術におけるように1本のワイヤ5が各
ダイパッド3に結合され、そしてリードフィンガ7に結
合して示される。それぞれのワイヤ5は相互に分離さ
れ、チップ1の表面より上に配置される。適当な粘性の
流動可能な、硬化可能なエポキシのリング11が、次に
連続的なリングとしてワイヤ5を覆って配置され、ワイ
ヤ上の原位置で硬化する。エポキシ接着剤のリング11
は、好ましい実施例では連続的リングとして示されてい
るが、接着剤は、封入工程に至る迄、及びこの工程を含
んで、分離のための援助を必要とするワイヤ5の間に延
びておりさえすればよく、このためもし適当ならば不連
続であってもよいことを理解すべきである。チップは次
に、ワイヤ5の正しくない接触に起因する障害の可能性
が最小の状態で処理及び/又はパッケージされる。
【0012】
【発明の効果】本発明においては、半導体素子のチップ
上の複数のボンドパッドからそれぞれ延びる複数のワイ
ヤを覆って一体になり硬化した接着剤の塊が配置されて
いるので、複数のワイヤは相互に分離された位置に維持
され、その後の処理及び成形においてもワイヤが相互に
接触したり、又はチップ上の他の回路と接触することが
防止され、ワイヤが保護される。
上の複数のボンドパッドからそれぞれ延びる複数のワイ
ヤを覆って一体になり硬化した接着剤の塊が配置されて
いるので、複数のワイヤは相互に分離された位置に維持
され、その後の処理及び成形においてもワイヤが相互に
接触したり、又はチップ上の他の回路と接触することが
防止され、ワイヤが保護される。
【0013】本発明は、特定の好ましい実施例について
説明したが、当業者にとっては多くの変更及び改変が直
ちに明白である。従って、特許請求の範囲は、従来技術
を考慮して総ての変更及び改変を含むように出来る限り
広く解釈されるべきことを意図している。
説明したが、当業者にとっては多くの変更及び改変が直
ちに明白である。従って、特許請求の範囲は、従来技術
を考慮して総ての変更及び改変を含むように出来る限り
広く解釈されるべきことを意図している。
【0014】以上の説明に関して更に以下の項を開示す
る。 (1)半導体素子であって、(a)複数のボンドパッド
を載せているチップと、(b)相互に隣接して配置され
る複数のワイヤであって、各ワイヤは、その一端が上記
複数のボンドパッドの1つに結合され、かつそこから延
びている上記複数のワイヤと、(c)上記複数のワイヤ
の各ワイヤを覆って配置され、かつ各ワイヤに固着さ
れ、上記複数のワイヤを相互に分離する一体になり硬化
した接着剤の塊とを含む。 (2)第1項記載の素子であって、複数のリードフィン
ガをさらに含み、上記ワイヤの各々はその他端において
上記リードフィンガの1つに結合される。 (3)第1項記載の素子であって、第2の複数の相隣接
するワイヤをさらに含み、各ワイヤは、その一端が上記
複数のボンドパッドの1つに結合され、かつそこから延
び、また上記第2の複数の相隣接するワイヤを相互に分
離するためにこれらのワイヤを覆って配置され、これら
に固着された第2の一体になり硬化した接着剤をさらに
含む。
る。 (1)半導体素子であって、(a)複数のボンドパッド
を載せているチップと、(b)相互に隣接して配置され
る複数のワイヤであって、各ワイヤは、その一端が上記
複数のボンドパッドの1つに結合され、かつそこから延
びている上記複数のワイヤと、(c)上記複数のワイヤ
の各ワイヤを覆って配置され、かつ各ワイヤに固着さ
れ、上記複数のワイヤを相互に分離する一体になり硬化
した接着剤の塊とを含む。 (2)第1項記載の素子であって、複数のリードフィン
ガをさらに含み、上記ワイヤの各々はその他端において
上記リードフィンガの1つに結合される。 (3)第1項記載の素子であって、第2の複数の相隣接
するワイヤをさらに含み、各ワイヤは、その一端が上記
複数のボンドパッドの1つに結合され、かつそこから延
び、また上記第2の複数の相隣接するワイヤを相互に分
離するためにこれらのワイヤを覆って配置され、これら
に固着された第2の一体になり硬化した接着剤をさらに
含む。
【0015】(4)第2項記載の素子であって、第2の
複数の相隣接するワイヤをさらに含み、各ワイヤは、そ
の一端が上記複数のボンドパッドの1つに結合され、か
つそこから延び、また上記第2の複数の相隣接するワイ
ヤを相互に分離するためにこれらのワイヤを覆って配置
され、これらに固着された第2の一体になり硬化した接
着剤の塊をさらに含む。 (5)第1項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。 (6)第2項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。 (7)第3項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。 (8)第4項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。
複数の相隣接するワイヤをさらに含み、各ワイヤは、そ
の一端が上記複数のボンドパッドの1つに結合され、か
つそこから延び、また上記第2の複数の相隣接するワイ
ヤを相互に分離するためにこれらのワイヤを覆って配置
され、これらに固着された第2の一体になり硬化した接
着剤の塊をさらに含む。 (5)第1項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。 (6)第2項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。 (7)第3項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。 (8)第4項記載の素子であって、上記接着剤は流動可
能で硬化可能であり、また流動可能状態における粘性
は、上記接着剤が硬化するまで上記ワイヤ上に静止でき
るのに十分である。
【0016】(9)第1項記載の素子であって、上記接
着剤の一部分は上記ワイヤの真下の上記チップの表面上
に配置されている。 (10)第2項記載の素子であって、上記接着剤の一部
分は上記ワイヤの真下の上記チップの表面上に配置され
ている。 (11)第5項記載の素子であって、上記接着剤の一部
分は上記ワイヤの真下の上記チップの表面上に配置され
ている。 (12)第8項記載の素子であって、上記接着剤の一部
分は上記ワイヤの真下の上記チップの表面上に配置され
ている。 (13)半導体素子の製作方法であって、(a)複数の
ボンドパッドを載せたチップ及び相互に隣接する複数の
ワイヤを準備する段階であって、上記相隣接する複数の
ワイヤの各々は、その一端が上記複数のボンドパッドの
1つに結合され、かつそこから延びている、上記段階
と、(b)上記複数のワイヤの少なくとも相隣接する1
対のワイヤの各々を覆い、かつ各々に固着されて上記ワ
イヤを相互に分離するように一体になり硬化された接着
剤の塊を形成する段階と、を含む。
着剤の一部分は上記ワイヤの真下の上記チップの表面上
に配置されている。 (10)第2項記載の素子であって、上記接着剤の一部
分は上記ワイヤの真下の上記チップの表面上に配置され
ている。 (11)第5項記載の素子であって、上記接着剤の一部
分は上記ワイヤの真下の上記チップの表面上に配置され
ている。 (12)第8項記載の素子であって、上記接着剤の一部
分は上記ワイヤの真下の上記チップの表面上に配置され
ている。 (13)半導体素子の製作方法であって、(a)複数の
ボンドパッドを載せたチップ及び相互に隣接する複数の
ワイヤを準備する段階であって、上記相隣接する複数の
ワイヤの各々は、その一端が上記複数のボンドパッドの
1つに結合され、かつそこから延びている、上記段階
と、(b)上記複数のワイヤの少なくとも相隣接する1
対のワイヤの各々を覆い、かつ各々に固着されて上記ワ
イヤを相互に分離するように一体になり硬化された接着
剤の塊を形成する段階と、を含む。
【0017】(14)第13項記載の方法であって、上
記複数のワイヤの各々の他端をリードフィンガに密着さ
せる段階をさらに含む。 (15)第13項記載の方法であって、第2の複数の相
互に隣接するワイヤを準備する段階をさらに含み、各ワ
イヤは、その一端が上記複数のボンドパッドの1つに結
合され、かつそこから延び、また上記段階においては、
上記第2の複数の隣接するワイヤを相互に分離するため
に、これらのワイヤの各々を覆って配置され、各々に固
着された第2の一体になり硬化した接着剤の塊を準備す
る。 (16)第14項記載の方法であって、第2の複数の相
隣接するワイヤを準備する段階をさらに含み、各ワイヤ
は、その一端が上記複数のボンドパッドの1つに結合さ
れ、かつそこから延び、また上記段階においては、上記
第2の複数の相隣接するワイヤを相互に分離するため
に、これらのワイヤの各々を覆って配置され、各々に固
着された第2の一体になり硬化した接着剤の塊を準備す
る。
記複数のワイヤの各々の他端をリードフィンガに密着さ
せる段階をさらに含む。 (15)第13項記載の方法であって、第2の複数の相
互に隣接するワイヤを準備する段階をさらに含み、各ワ
イヤは、その一端が上記複数のボンドパッドの1つに結
合され、かつそこから延び、また上記段階においては、
上記第2の複数の隣接するワイヤを相互に分離するため
に、これらのワイヤの各々を覆って配置され、各々に固
着された第2の一体になり硬化した接着剤の塊を準備す
る。 (16)第14項記載の方法であって、第2の複数の相
隣接するワイヤを準備する段階をさらに含み、各ワイヤ
は、その一端が上記複数のボンドパッドの1つに結合さ
れ、かつそこから延び、また上記段階においては、上記
第2の複数の相隣接するワイヤを相互に分離するため
に、これらのワイヤの各々を覆って配置され、各々に固
着された第2の一体になり硬化した接着剤の塊を準備す
る。
【0018】(17)半導体素子を製作する方法であっ
て、(a)複数のボンドパッドをもつチップと、各ワイ
ヤの一端が上記複数のボンドパッドの1つに結合され、
かつそこから延びる複数のワイヤと、複数のリードフィ
ンガであって上記各ワイヤの他端が上記複数のリードフ
ィンガの1つに結合されている上記複数のリードフィン
ガとを準備する段階と、(b)一体になり硬化可能で流
動可能な接着剤の塊であって、流動可能状態における粘
性は、硬化するまでは上記接着剤を上記ワイヤ上に静止
させるのに十分である上記接着剤の塊を準備する段階
と、(c)上記接着剤を硬化させる段階と、を含む。 (18)第17項記載の方法であって、上記接着剤はエ
ポキシである。 (19)第17項記載の方法であって、段階(b)にお
ける上記接着剤のいくらかを上記チップの表面上で上記
ワイヤの真下に配置できるようにし、かつ上記接着剤を
上記チップの上記表面上で硬化させる段階をさらに含
む。
て、(a)複数のボンドパッドをもつチップと、各ワイ
ヤの一端が上記複数のボンドパッドの1つに結合され、
かつそこから延びる複数のワイヤと、複数のリードフィ
ンガであって上記各ワイヤの他端が上記複数のリードフ
ィンガの1つに結合されている上記複数のリードフィン
ガとを準備する段階と、(b)一体になり硬化可能で流
動可能な接着剤の塊であって、流動可能状態における粘
性は、硬化するまでは上記接着剤を上記ワイヤ上に静止
させるのに十分である上記接着剤の塊を準備する段階
と、(c)上記接着剤を硬化させる段階と、を含む。 (18)第17項記載の方法であって、上記接着剤はエ
ポキシである。 (19)第17項記載の方法であって、段階(b)にお
ける上記接着剤のいくらかを上記チップの表面上で上記
ワイヤの真下に配置できるようにし、かつ上記接着剤を
上記チップの上記表面上で硬化させる段階をさらに含
む。
【0019】(20)第18項記載の方法であって、段
階(b)における上記接着剤のいくらかを上記チップの
表面上で上記ワイヤの真下に配置できるようにし、かつ
上記接着剤を上記チップの上記表面上で硬化させる段階
をさらに含む。 (21)半導体素子を製作する方法及び上記素子であっ
て、複数のボンドパッドを載せたチップを準備する。各
ワイヤの一端が複数のボンドパッドの1つに結合され、
かつそこから延びる複数の相隣接するワイヤを準備す
る。各ワイヤの他端は複数のリードフィンガの1つに結
合される。硬化可能で流動可能な接着剤の塊であって、
その流動状態における粘性は、硬化するまで接着剤をワ
イヤ上に静止させるのに十分であり、好ましくはエポキ
シである上記接着剤を上記相隣接するワイヤの上に配置
し、次に上記接着剤を硬化させる。上記接着剤のいくら
かが上記チップの表面上で、ワイヤの真下に配置できる
ようにし、次にこれを硬化させてもよい。
階(b)における上記接着剤のいくらかを上記チップの
表面上で上記ワイヤの真下に配置できるようにし、かつ
上記接着剤を上記チップの上記表面上で硬化させる段階
をさらに含む。 (21)半導体素子を製作する方法及び上記素子であっ
て、複数のボンドパッドを載せたチップを準備する。各
ワイヤの一端が複数のボンドパッドの1つに結合され、
かつそこから延びる複数の相隣接するワイヤを準備す
る。各ワイヤの他端は複数のリードフィンガの1つに結
合される。硬化可能で流動可能な接着剤の塊であって、
その流動状態における粘性は、硬化するまで接着剤をワ
イヤ上に静止させるのに十分であり、好ましくはエポキ
シである上記接着剤を上記相隣接するワイヤの上に配置
し、次に上記接着剤を硬化させる。上記接着剤のいくら
かが上記チップの表面上で、ワイヤの真下に配置できる
ようにし、次にこれを硬化させてもよい。
【図1】標準的従来技術のダイパッドとリードフィンガ
を示し、その間にワイヤが接続されている側面図であ
る。
を示し、その間にワイヤが接続されている側面図であ
る。
【図2】標準的ダイオードパッドとリードフィンガを示
し、その間にワイヤが接続され、ワイヤは従来技術によ
るループ形成リングによりワイヤの最高の点で支持され
ている側面図である。
し、その間にワイヤが接続され、ワイヤは従来技術によ
るループ形成リングによりワイヤの最高の点で支持され
ている側面図である。
【図3】ダイパッドから延びるワイヤをもつ半導体チッ
プと本発明による接着剤のリングの上面図である。
プと本発明による接着剤のリングの上面図である。
【図4】図3の線4−4に沿った断面図である。
【図5】図3のワイヤの一部及びその上の接着剤のリン
グの拡大図である。
グの拡大図である。
1 半導体チップ 3 ダイパッド(ボンドパッド) 5 ワイヤ 7 リードフィンガ 9 ループ形成リング 11 接着剤のリング
Claims (2)
- 【請求項1】 (a)複数のボンドパッドを載せている
チップと、 (b) 相互に隣接して配置された複数のワイヤであっ
て、各ワイヤは、その一端が上記複数のボンドパッドの
1つに結合され、かつそこから延びている、上記複数の
ワイヤと、 (c)上記複数のワイヤの各々を覆って配置され、かつ
各々に固着され、上記複数のワイヤを相互に分離する一
体になり硬化した接着剤の塊と、を含む半導体素子。 - 【請求項2】 (a)複数のボンドパッドを載せたチッ
プ及び相互に隣接する複数のワイヤを準備する段階であ
って、上記相隣接する複数のワイヤの各々は、その一端
が上記複数のボンドパッドの1つに結合され、かつそこ
から延びている、上記段階と、 (b)上記複数のワイヤの少なくとも相隣接する1対の
ワイヤの各々を覆い、かつ各々に固着され上記ワイヤを
相互に分離するため一体になり硬化した接着剤の塊を形
成する段階と、を含む半導体素子の製作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US296695P | 1995-08-30 | 1995-08-30 | |
US002966 | 1995-08-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09129663A true JPH09129663A (ja) | 1997-05-16 |
Family
ID=21703417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8230907A Pending JPH09129663A (ja) | 1995-08-30 | 1996-08-30 | 半導体素子及びその製作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5736792A (ja) |
JP (1) | JPH09129663A (ja) |
SG (1) | SG79201A1 (ja) |
TW (1) | TW401629B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6955949B2 (en) * | 2003-10-16 | 2005-10-18 | Kulicke & Soffa Investments, Inc. | System and method for reducing or eliminating semiconductor device wire sweep |
US7179688B2 (en) | 2003-10-16 | 2007-02-20 | Kulicke And Soffa Industries, Inc. | Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0903780A3 (en) * | 1997-09-19 | 1999-08-25 | Texas Instruments Incorporated | Method and apparatus for a wire bonded package for integrated circuits |
JP3455092B2 (ja) * | 1997-10-27 | 2003-10-06 | 株式会社新川 | 半導体装置及びワイヤボンディング方法 |
US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
US6495442B1 (en) | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
US7932603B2 (en) * | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
TW544894B (en) | 2002-04-10 | 2003-08-01 | Siliconware Precision Industries Co Ltd | Chip carrier with dam bar |
US6847122B1 (en) * | 2003-10-16 | 2005-01-25 | Kulicke & Soffa Investments, Inc. | System and method for preventing and alleviating short circuiting in a semiconductor device |
US7692223B2 (en) * | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
KR100874925B1 (ko) * | 2007-06-04 | 2008-12-19 | 삼성전자주식회사 | 반도체 패키지, 그 제조 방법, 이를 포함하는 카드 및 이를포함하는 시스템 |
US8536717B2 (en) * | 2012-01-10 | 2013-09-17 | Xilinx, Inc. | Integrated circuit package and method of assembling an integrated circuit package |
US9613877B2 (en) | 2013-10-10 | 2017-04-04 | UTAC Headquarters Pte. Ltd. | Semiconductor packages and methods for forming semiconductor package |
CN104617156B (zh) * | 2015-01-19 | 2017-10-13 | 苏州固锝电子股份有限公司 | 用于微电子器件的整流芯片 |
US11049836B2 (en) * | 2018-04-23 | 2021-06-29 | Texas Instruments Incorporated | Bond wire support systems and methods |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5990949A (ja) * | 1982-11-17 | 1984-05-25 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
JPS60102761A (ja) * | 1983-11-09 | 1985-06-06 | Hitachi Ltd | 半導体装置 |
US4819041A (en) * | 1983-12-30 | 1989-04-04 | Amp Incorporated | Surface mounted integrated circuit chip package and method for making same |
JPH0642518B2 (ja) * | 1985-09-30 | 1994-06-01 | 三菱電機株式会社 | 半導体装置 |
JPS62176150A (ja) * | 1986-01-30 | 1987-08-01 | Seiko Epson Corp | Ic実装の基板構造 |
US4888634A (en) * | 1987-07-24 | 1989-12-19 | Linear Technology Corporation | High thermal resistance bonding material and semiconductor structures using same |
JP2576541B2 (ja) * | 1987-11-13 | 1997-01-29 | 旭硝子株式会社 | 半導体装置 |
JPH01268045A (ja) * | 1988-04-20 | 1989-10-25 | Canon Inc | 電子部品 |
JPH04213864A (ja) * | 1990-12-12 | 1992-08-04 | Nec Kyushu Ltd | 樹脂封止型半導体装置 |
US5296744A (en) * | 1991-07-12 | 1994-03-22 | Vlsi Technology, Inc. | Lead frame assembly and method for wiring same |
US5376756A (en) * | 1991-12-20 | 1994-12-27 | Vlsi Technology, Inc. | Wire support and guide |
JPH05235241A (ja) * | 1992-02-26 | 1993-09-10 | Matsushita Electric Works Ltd | 半導体装置 |
US5389738A (en) * | 1992-05-04 | 1995-02-14 | Motorola, Inc. | Tamperproof arrangement for an integrated circuit device |
EP0569949A3 (en) * | 1992-05-12 | 1994-06-15 | Akira Kitahara | Surface mount components and semifinished products thereof |
JPH0621175A (ja) * | 1992-07-06 | 1994-01-28 | Matsushita Electron Corp | 半導体装置用テストチップ |
US5569956A (en) * | 1995-08-31 | 1996-10-29 | National Semiconductor Corporation | Interposer connecting leadframe and integrated circuit |
-
1996
- 1996-08-28 US US08/697,660 patent/US5736792A/en not_active Expired - Lifetime
- 1996-08-29 SG SG9610530A patent/SG79201A1/en unknown
- 1996-08-30 JP JP8230907A patent/JPH09129663A/ja active Pending
- 1996-09-26 TW TW085111768A patent/TW401629B/zh not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6955949B2 (en) * | 2003-10-16 | 2005-10-18 | Kulicke & Soffa Investments, Inc. | System and method for reducing or eliminating semiconductor device wire sweep |
US7109586B2 (en) | 2003-10-16 | 2006-09-19 | Kulicke And Soffa Industries, Inc. | System for reducing or eliminating semiconductor device wire sweep |
US7179688B2 (en) | 2003-10-16 | 2007-02-20 | Kulicke And Soffa Industries, Inc. | Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method |
Also Published As
Publication number | Publication date |
---|---|
TW401629B (en) | 2000-08-11 |
SG79201A1 (en) | 2001-03-20 |
US5736792A (en) | 1998-04-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5256598A (en) | Shrink accommodating lead frame | |
US5539251A (en) | Tie bar over chip lead frame design | |
US5218229A (en) | Inset die lead frame configuration lead frame for a semiconductor device having means for improved busing and die-lead frame attachment | |
JP2972096B2 (ja) | 樹脂封止型半導体装置 | |
JPH09129663A (ja) | 半導体素子及びその製作方法 | |
JPH07201918A (ja) | 半導体デバイスのパッケージ方法、同パッケージに用いるリードテープ及びパッケージした半導体デバイス | |
JPH10163405A (ja) | 集積回路パッケージ、パッケージ入りウエハおよびウエハ・レベル・パッケージ処理方法 | |
KR970077540A (ko) | 칩 사이즈 패키지의 제조방법 | |
US5708294A (en) | Lead frame having oblique slits on a die pad | |
US20110241187A1 (en) | Lead frame with recessed die bond area | |
CN109192715B (zh) | 引线框结构、封装结构及其制造方法 | |
US20080224284A1 (en) | Chip package structure | |
EP0698291A1 (en) | Plastic encapsulated integrated circuit package and method of manufacturing the same | |
US6818968B1 (en) | Integrated circuit package and process for forming the same | |
JPH0399459A (ja) | 樹脂封止型半導体装置 | |
KR100891649B1 (ko) | 반도체 패키지 제조방법 | |
JPH0738036A (ja) | 半導体装置の製造方法 | |
JP3745190B2 (ja) | 半導体装置の製造方法 | |
KR970001141Y1 (ko) | 반도체 패키지의 다이 본드 구조 | |
JP2705983B2 (ja) | 半導体装置の製造方法 | |
KR100337456B1 (ko) | 반도체패키지용 프레임 및 이를 이용한 반도체패키지의 제조 방법 | |
JPH01231333A (ja) | 半導体装置の製造方法 | |
KR20020021476A (ko) | 칩 스케일 반도체 팩키지 및, 그것의 제조 방법 | |
KR950008240B1 (ko) | 반도체 패키지 | |
JP2007035853A (ja) | 半導体装置の製造方法 |